记忆诞生

组合逻辑：输出 = f（当前输入）。时序逻辑：输出 = f（当前输入，当前状态），且状态本身也在更新：次态 = g（输入，状态）。多出来的这条「状态→次态」的边就是记忆。按输出是否直接依赖输入还分 Mealy（依赖）与 Moore（只依赖状态）两型——计数器、寄存器、状态机，全都建立在这四个要素上。

组合逻辑：输出 = f（当前输入）。时序逻辑：输出 = f（当前输入，当前状态），且状态本身也在更新：次态 = g（输入，状态）。多出来的这条「状态→次态」的边就是记忆。按输出是否直接依赖输入还分 Mealy（依赖）与 Moore（只依赖状态）两型——计数器、寄存器、状态机，全都建立在这四个要素上。

两个或非门（或与非门，低有效版）尾对尾交叉耦合，构成双稳态回路——这是所有存储元件的祖师爷。特性表：S=0,R=0 保持；S=1 置位（Q=1）；R=1 复位（Q=0）；S=R=1 禁区——NOR 版两输出同被压成 0，互补约束破裂，且松手瞬间两级延迟的微小差（对称破坏）决定最终落向，结果不可预测。所以一切实用锁存器的第一要务，就是从结构上消灭 11 这个输入组合。

给 SR 锁存器加一个反相器，让 S = D、R = ¬D——输入 11 从结构上被消灭，这就是 D 锁存器。使能 EN=1 时 Q 透明跟随 D（此刻输入毛刺会直漏到输出，即「透明期漏刺」）；EN=0 时锁存。它是电平触发的：整个高电平期间都在"听"，这正是它不够安全的原因。

两个 D 锁存器串联、时钟反相：时钟低时主锁存透明、从锁存保持；时钟升高瞬间主锁存关门冻结，随后从锁存开门把冻结值放出。净效果：输出只在上升沿那一瞬采一次样——边沿触发。一拍之内 D 怎么折腾都漏不过去，这就是数字系统敢用"一拍"做时间单位的底气。

边沿采样不是魔法，它要求数据在沿前稳定至少 Tsu（建立时间）、沿后再稳至少 Th（保持时间）——源于内部传输延迟与钟控门的物理惯性。在 Tsu+Th 构成的"决断窗口"内翻转 D，触发器就可能停在中间电平：亚稳态。Tsu/Th 是数据手册上的硬参数，时序约束方程的两块基石。

n 个 D 触发器共时钟、共清零，就是一个 n 位寄存器：一个时钟沿，n 位同时更新（并行加载）。加一条写使能 WE，就能"只在需要时更新"。寄存器是 CPU 里最忙碌的居民——程序计数器 PC、指令寄存器 IR、通用寄存器，本质都是它。

把 2ᵏ 个寄存器排成阵列，配上地址译码器（选写哪个）和多路选择器（选读哪个），就是寄存器文件（Register File）。CPU 的通用寄存器堆通常是 2 读 1 写三端口：同一拍内读两个源操作数、写一个结果——端口数直接决定数据通路能多宽。

JK 触发器是 SR 的进化：次态方程 Q* = J·¬Q + ¬K·Q，J=K=1 不再是禁区而是翻转。把 J、K 短接成 T 就得到 T 触发器：T=1 时每拍翻转一次——天然二分频。T 触发器是计数器的基本细胞，你脚下的异步计数器就是它级联出来的。

所有触发器共时钟，"该不该翻"由组合逻辑提前算好：T₀=1，T₁=Q₀，T₂=Q₀·Q₁，T₃=Q₀·Q₁·Q₂——每一级看所有低位是否全 1。任意模 N 则用译码电路在数到 N−1 时同步清零或置数。代价：与门输入数随位数增长，关键路径变长——这就是"同步干净但吃路径"。

把上一级的 Q 直接当下一级的时钟——结构极简、几乎不要组合逻辑。但第 i 级要比第 0 级晚 i 个触发器延迟才翻转：0111→1000 的进位过程中会瞬态经过 0110、0100、0000 等中间值——毛刺（glitch）。位数越多、频率越高越危险，所以异步计数器只配做低速分频，正经计数一律同步。

四种模式各有战场：SISO 做 n 拍延迟线；SIPO 是串口接收的核心（UART：线上串行来，内部并行用）；PISO 反过来做串口发送；PIPO 就是普通寄存器。串并转换的本质是时间换空间——用 8 拍换 8 根线。再加上反馈抽头还能变 LFSR：伪随机数发生器、CRC 校验都靠它。

时钟有三个物理参数：频率/周期决定节拍快慢；占空比是高电平占比（理想 50%）；偏移（skew）是同一时钟沿到达不同触发器的时间差——来自走线长度、负载、缓冲级数的不均衡。芯片里用时钟树综合（CTS）把时钟布线成对称的树，把 skew 压到皮秒级。与之并列的还有 jitter（周期间抖动），它们一起吃掉了你的时序裕量。

为什么整个行业死守同步设计？单一时钟源 + 全部边沿触发 + 每条组合路径都过约束方程——电路行为就变得可预测、可分析：静态时序分析（STA）不用跑仿真就能遍历所有路径。异步电路里毛刺、竞争、冒险全靠手工排查，验证成本爆炸。同步不是信仰，是工程上唯一付得起的确定性。

两条核心不等式。建立约束：T_clk ≥ T_cq + T_logic + T_setup + T_skew——决定最高频率（f_max = 1/T_min）。保持约束：T_hold ≤ T_cq + T_logic——注意它不含 T_clk：降频救不了保持违例，只能修数据路径本身。画时序图逐拍对齐每个信号的到达与采样时刻，是定位违例的基本功。

触发器内部是正反馈双稳态回路，输入在决断窗口内变化时，输出会停在两个稳态之间的"山脊"上——需要随机的时间滚落，这就是亚稳态。它不可消除，只可管理：平均故障间隔 MTBF = e^(T_res/τ) / (f_clk · f_data · C)，对决断时间 T_res 呈指数敏感。两级同步器的精髓：第一级专心冒险，白赚一整个时钟周期当 T_res，第二级再采样——MTBF 从秒级直接拉到亿年级。

把一条长组合逻辑切成几段、段与段之间插入寄存器：每段在一拍内独立完成，上一段的结果被寄存器稳稳接住再交给下一段——整体吞吐率成倍提升，而每一拍仍满足约束方程。这就是流水线思想的种子（ch08 将让它长成参天大树）：时序逻辑切开时间，组合逻辑填满空间，二者协同才有了现代 CPU。

记忆 = 状态+输入→输出+次态。SR 锁存器用交叉耦合留住状态却留下 11 禁区；D 锁存器消灭禁区却透明漏刺；主从 D 触发器用边沿快门驯服透明，但 Tsu/Th 划出物理铁窗。寄存器成墙、计数器自走、移位器成渠，全都押注"共同时钟"——skew 告诉你物理做不到绝对同时，约束方程告诉你一拍能装多少逻辑；而亚稳态住在"还没决定"的瞬间，两级同步器与复位策略教你的不是战胜它，是与不确定共处。