通联之道

CPU 以纳秒计，外设以微秒到毫秒计——最快也差五个数量级。I/O 系统的三大任务由此而来：① 速度匹配（缓冲、缓存、批量传输，让快的不等死的）；② 格式转换（串行↔并行、电平↔数据）；③ 控制卸载（让 CPU 从「逐字节搬运」中解放）。本章的轮询、中断、DMA、通道四级演进，本质上都是围绕「谁等谁、等多久」这一个问题的答卷。

内存映射 I/O（MMIO）把设备寄存器编进内存地址空间，load/store 直接读写设备——驱动可用任何访存指令与指针，还能享受内存保护；代价是吃掉一块地址空间，且必须小心编译器/CPU 的乱序与缓存优化（x86 用 MTRR/PAT 标记为不可缓存）。端口映射 I/O（PMIO）用独立的 I/O 地址空间与专用 IN/OUT 指令（x86 的 0x60 键盘、0x1F0 IDE 磁盘），不占内存地址、总线上用 M/IO# 信号区分两类周期；代价是指令专用、寻址能力弱。现代架构（ARM/RISC-V）几乎全押 MMIO。

轮询的效率公式很直白：CPU 有效利用率 = 单次查询开销 / 设备服务间隔。4 GHz CPU 一次查询约 10 周期（2.5 ns），设备 1 ms 才就绪一次——利用率 0.00025%，空转 99.99975%。但轮询并非一无是处：当设备足够快（间隔与查询开销同量级）或系统无其他任务可调度时，轮询反而比中断省掉上下文切换的五步开销。高性能网络框架（DPDK）与自旋锁，正是主动选择轮询的场景——关键是算清这笔账再选边。

中断的硬件链条：外设拉 IRQ 线 → 中断控制器（PIC/APIC）仲裁 → CPU 在当前指令完成后响应。五步流程缺一不可：完成当前指令（指令级原子性）→ 保存现场（PC+状态寄存器压栈，否则回来就失忆）→ 查中断向量表（IRQ 号索引出 ISR 入口，x86 实模式 256 项）→ 执行 ISR（读数据、清中断标志）→ IRET 恢复现场。键盘 IRQ1、定时器 IRQ0、主 IDE 磁盘 IRQ14 是 PC 沿袭四十年的经典编号。中断把 CPU 利用率从 0.00025% 救回 ~99.9%，代价是每次铃声都有五步固定开销。

优先级解决「同时拉铃听谁的」：高优先级中断可以打断正在执行的低优先级 ISR——这就是中断嵌套，栈里会压入多层现场。中断屏蔽字（IMR/优先级阈值寄存器）则是软件侧的闸门：置位即屏蔽对应级别，常用于保护临界区。定时器必须最高级——它晚了，系统时钟漂移、调度失序；键盘、磁盘可以等。但分级不是万能药：当优先级遇上共享资源，就会迎来 S6 的反转死链。

总线按功能分三脉：数据总线（位宽决定单次搬运量，32 位一次 4 字节）、地址总线（位宽决定可寻址空间）、控制总线（读写使能、中断请求、仲裁信号）。按节拍分两派：同步总线所有设备共享时钟，设计简单、吞吐高，但周期必须迁就最慢设备——时钟一快，慢设备采样全错；异步总线用 Request/Acknowledge 握手（全互锁四次握手最稳），快慢设备自由混挂，代价是每次传输多付握手延迟。带宽估算：32 位 × 200 MHz ÷ 8 = 800 MB/s——位宽与频率就是总线的全部本钱。

死链三幕：低优先级任务 T_low 持锁 → 高优先级 T_high 等锁被阻塞 → 中优先级 T_mid 抢占 T_low——T_high 实际被 T_mid 间接压制，优先级名存实亡。1997 年 Mars Pathfinder 在火星上反复看门狗复位，地面团队远程打开调试日志才定位到总线任务的优先级反转，修复方案是优先级继承：持锁的低优先级任务临时继承等待者的优先级，T_low 借 T_high 的优先级跑完临界区、放锁、被打断——死链断开。VxWorks 事后通过补丁开启了默认关闭的继承开关。备选方案还有优先级天花板协议（锁自带优先级上限），实时系统必修课。

DMA 控制器拿到四参数（源地址、目的地址、长度、方向）后独立搬运数据，全程只在启动与完成时打扰 CPU。三种模式是总线占用策略的权衡：突发模式一次传完，效率最高但 CPU 长时间失去总线；周期窃取每传一个字就把总线还给 CPU 一个周期，透明平滑、双方折中；透明模式只在 CPU 不使用总线的间隙传输，对 CPU 零影响但速度受制于空闲窗口。磁盘读写、网卡收包、显存搬运——凡是成块的数据，都走 DMA。

DMA 与 CPU 争总线，需要仲裁。集中式三策：菊花链（授权信号逐级串传，结构简单但靠前设备永远优先，不公平）、轮询仲裁（仲裁器轮流询问，公平但响应慢）、独立请求（每台设备专线 BR/BG，并行裁决最快，成本是线数翻倍）。分布式仲裁（如 CAN 总线的逐位线与竞争）没有中心仲裁器，设备靠总线电平自行比出优先级，可扩展性最好。仲裁的本质问题只有一个：当多个主设备同时要路权，谁让谁、多快决定。

通道（Channel）是 DMA 的完全体：DMA 只能执行「搬这一块」的单条命令，通道能执行一整段通道程序——读状态、设参数、启动传输、校验、发中断，全序列自主完成。CPU 的角色从逐条指挥退到一句「执行这段程序」。大型机的 Channel Subsystem、现代智能网卡（SmartNIC/DPU）里的可编程引擎，都是通道思想的直系后裔：I/O 处理器越聪明，CPU 越像元帅。

USB 用一对差分串行线统一了键盘、鼠标、存储、音频的接口：树形拓扑 127 设备、热插拔、主机自动枚举（分配地址、读描述符、配驱动）——设备的「自我介绍」协议是 USB 的灵魂。速率从 1.1 的 12 Mbps 到 USB4 的 40 Gbps，跨越三千多倍，但主机调度、帧结构的框架未变。串行取代并行是物理层的必然：并行走线多时钟偏移（skew）随频率致命，差分串行反而能上高频。

单盘 MTBF 有限，N 盘全串行可靠度相乘只会更差——RAID 的思路是把冗余设计进阵列：RAID 1 镜像（容量 50%，坏一块无损）；RAID 5 分布式校验（XOR 校验条带轮换存放，容量 (N−1)/N，坏一块可由其余盘异或重建）；RAID 6 双校验（Reed-Solomon，坏两块仍可重建）；RAID 10 先镜像再条带，性能与冗余各付一半。RAID 0 只是条带化提速，没有冗余——坏一块全阵列报废，它不配叫「冗余阵列」。

PCIe 用点对点串行 lane（128b/130b 编码）取代共享并行 PCI 总线：带宽 = 速率 × lane 数 × 128/130 ÷ 8，PCIe 4.0 ×16 ≈ 31.5 GB/s，且每 lane 独享不必仲裁。NVMe 则是为闪存重写的协议：AHCI 为机械盘设计，1 队列 × 32 深度；NVMe 支持 64K 队列 × 64K 深度，多核各自提交互不锁——SSD 的并行性第一次被喂饱，延迟从 ~100 μs 压到 ~10 μs。总线（PCIe）与协议（NVMe）双升级，才把存储从毫秒时代带进微秒时代。

I/O 性能分析的第一定律：系统吞吐量 = min(CPU 处理率、总线带宽、设备服务率)，瓶颈之外的一切优化都是浪费。排队论给出第二把尺：设备利用率 ρ = 到达率 × 服务时间，ρ→1 时延迟趋向无穷——所以 I/O 系统不能跑满，磁盘利用率过 70% 就该扩容。实战顺序永远是先测量（iostat/perf 找瓶颈环）、再优化（换快设备、加队列深度、改批量），而不是反过来。这就是本章所有技术的使用说明书。