流水贯脉

Patterson & Hennessy《计算机组成与设计》Ch4 的经典类比：流水线不是让一件衣服洗得更快，而是让多桶衣服的洗、烘、叠三道工序重叠——单件延迟一点没变，吞吐量却翻了近三倍。S0 台上那个赌局正是这道理的数字版：5 级流水线、单条指令仍需 5 拍，但 10 条指令从串行 50 拍压到 14 拍（n+k-1），S=3.57。三个常被混淆的量必须分清：延迟（一条指令走完的时间，流水线不降反可能升——级间寄存器要付 setup/hold 开销）、吞吐量（稳态下每拍完成一条）、加速比（S=kn/(n+k-1)，上限是 k）。还有一条常被忽略的硬约束：时钟周期由最慢一级决定，若五级延迟是 1:1:1:1:4，切得再细也只有 Σtᵢ/max(tᵢ)=2 倍的份——不平衡的流水线，加速比被最慢级卡死。「5倍」赌注输在两处：充满开销（k-1 拍）与级不平衡，前者随 n 增大稀释，后者与 n 无关、靠重新划分流水级才能救。

效率 η 的定义是流水线硬件的平均时间利用率：η = S/k = n/(n+k-1)。S0 滑块拉一遍就能看到 η 的台阶：n=10 → 71.4%，n=100 → 96.2%，n=1000 → 99.6%——分子分母里那个 k-1 就是充满（fill）与排空（drain）的 4 拍，n 越大摊得越薄，但永远不为零，这正是「加速比趋近 k 却永不到 k」的代数根源。Hennessy & Patterson《计算机体系结构：量化研究方法》Ch3 把这条账并入流水线 CPI 公式：CPI_实际 = CPI_理想 + (k-1)/n。工程上对付充满开销的思路是「让 n 变大」：循环展开（loop unrolling）把 4 个短迭代并成 1 个长迭代，开销摊薄 4 倍；软件流水（software pipelining）更进一步，把不同迭代的指令重新排布，让充满期也在做有用功。口径提醒：η 是时间利用率不是能效——排空期那些时钟翻转的能量照付，这正是低功耗设计谈「时钟门控」的动机之一。

Patterson & Hennessy《计算机组成与设计》Ch4 的 MIPS 教学模型把一条指令的生命周期切成五段：IF 从 I-Cache 取指并递增 PC；ID 译码、读寄存器堆、符号扩展立即数；EX 做 ALU 运算与分支比较；MEM 读写 D-Cache；WB 把结果写回寄存器堆。切分不是拍脑袋，而是三条硬约束：各级延迟要均衡（时钟周期被最慢一级钉死）、级边界切在数据的自然断点上、四组级间寄存器（IF/ID、ID/EX、EX/MEM、MEM/WB）必须携带下一级需要的全部状态——S1 法阵五层之间的透明屏障就是它们，每拍全体同步前移一拍。两个常被忽略的设计巧合：寄存器堆「前半拍写、后半拍读」让 WB 与 ID 共用端口不冲突；I-Cache 与 D-Cache 分体让 IF 与 MEM 各走各的口——这条若不满足，就是 S3 结构冒险的现场。S1 单拍推进后时空图走出的对角线，就是指令 i 在第 i+s−1 拍流过第 s 级的解析式：10 条指令 14 拍收工（n+k−1）。五级是 1980 年代的工程平衡点，现代 CPU 早挖到 14~20 级（代价见 S10），但五级模型至今仍是理解一切指令级并行的地基——先会按序重叠，才谈乱序发射。

S2 天平上组装的五个公式是流水线性能的全部骨架：吞吐率 TP = n/(n+k−1) 条/拍（稳态趋近 1）；加速比 S = kn/(n+k−1)（上限是 k）；实际 CPI = (n+k−1)/n = 1 + (k−1)/n；效率 η = S/k = n/(n+k−1)；时钟周期 T_clk = max(t_stage) + t_寄存器开销。注意 S 与 CPI 的换算关系 S = k/CPI（k=5 时 S=5/CPI）——这是 S5~S8 一路把 CPI 从 1.60 压回 1.015 的理论依据。代入验算 S2 滑块：n=100 → S=500/104≈4.81、CPI=1.04、η=96.2%；n=1000 → S≈4.98、CPI=1.004——k−1=4 拍的充满开销被 n 稀释，但分母里永远挂着。Hennessy & Patterson《计算机体系结构：量化研究方法》Ch3 把账拆得更细：CPI_实际 = CPI_理想 + 结构停顿 + 数据停顿 + 控制停顿，后三项正是 S3/S5/S7 三幕的账本，也是 S9 总清算的科目。工程口径提醒：比较两款流水线不能只看 S——若 5 级机时钟 1ns、10 级机时钟 0.6ns，同是「理论 5 倍」含金量完全不同；性能的最终裁判只有一个：执行时间 = 指令数 × CPI × T_clk。

结构冒险的定义：同一拍，两条指令请求同一硬件资源。五级流水线最典型的就是 S3 演的这出——指令 i 的 MEM 要访问存储器取数据，指令 i+3 的 IF 也要访问存储器取指令，而单端口存储器一拍只服务一个，后到者必须停一拍、插 NOP。解法按花钱多少排三层：资源复制（I-Cache 与 D-Cache 分体，即哈佛结构，代价是多一份阵列的硅面积与功耗——S3 拆分按钮按下去付的就是这笔钱）、资源流水化（把访问本身切成多级，让多个请求错拍共享）、停顿（认赔，性能直接扣）。Patterson Ch4 的量级感：若每 5 条指令撞一次、每次停 1 拍，CPI 就恶化 0.2——灾难级；拆 I/D 后此账清零，所以现代商用 CPU 无一例外分体。值得记住的定位：三类冒险里，结构冒险是唯一能靠花钱（面积）一次性买断的——数据冒险与控制冒险花钱也买不断，只能权衡，这正是 S3 只配当「第一崩塌」、真正的深渊在 S5/S7 的原因。残留战场：多功能部件共享（唯一的除法器、唯一的 FMA 端口）在乱序机里仍会结构冒险，调度器必须排队——买断要做彻底，半买断等于没买。

三类依赖由寄存器的读写次序定义：RAW（Read After Write，真依赖——后读者要前写者的新值）、WAR（Write After Read，反依赖——后写者不能毁掉前读者还没读走的旧值）、WAW（Write After Write，输出依赖——两次写不能换序）。S4 依赖之网的关键洞见：只有 RAW 是程序语义的一部分——ADD R1,R2,R3 之后的 SUB R4,R1,R5 真的必须拿到 R1 的新值，换任何寄存器名字都消不掉；WAR/WAW 是「假依赖」，纯粹因为逻辑寄存器名字不够用而起，寄存器重命名（register renaming）换一串物理名即可根除——这正是 ch13 乱序执行的看家本领（Tomasulo 保留站与 ROB 都建立在这上面）。五级机里的攻防格局：读在 ID（第 2 级）、写在 WB（第 5 级），读写天然拉开距离，加上寄存器堆前半拍写后半拍读，WAR/WAW 在按序五级机里根本构不成威胁——S4 标注三组序列验算可得：真依赖只咬距离 ≤2 的指令（相邻停 2 拍、隔一条停 1 拍），距离 ≥3 时 WB 与 ID 恰好错开半拍、自然化解。所以数据冒险战场的主角自始至终只有一个：RAW，且只有近身才有杀伤力——S5 的停顿与 S6 的前递，全部围绕它展开。

停顿的机制动作分两半：冒险检测发现近身 RAW 且无前递时，冻结 PC 与 IF/ID 级间寄存器（前端原地踏步，同一条指令不许再前进），同时向 ID/EX 注入一条全零的 NOP——气泡（bubble）。NOP 不读不写不跳，只占流水线的位置，把后继指令整体推迟。S5 三旋钮实验台的可验算账本：CPI = 1 + 密度×2×(1−前递覆盖率) + Load-use频率×1。前递关死、密度拉到 30% 时 CPI=1+0.6=1.60、S=5/1.6≈3.13——「5倍」直接腰斩再打折；同一密度下前递全开（覆盖 95%），停顿项缩到 0.03 拍。Patterson Ch4 的量级感：若停顿占执行周期的 20%，CPI 从 1 恶化到 1.2，等效性能掉 17%。气泡之魔推荐「停一拍等它写完」没有任何技术错误——安全、稳妥、语义正确；错的是把它当唯一选项。编译器也能消气泡：指令调度（scheduling）把无关指令搬进停顿缝里填坑，gcc -O2 与硬件前递是同一笔账的两个付款人——软件填一拍省一份前递逻辑，硬件前递一劳永逸但付面积，谁付取决于目标市场的时钟与面积预算。

冒险检测单元（hazard detection unit）在 Patterson Ch4 的五级机里是一小段纯组合逻辑，驻在 ID 级：拿 ID 中指令的源寄存器号（rs/rt）与 EX/MEM、MEM/WB 两组级间寄存器里的目的寄存器号（rd）逐位比对，命中且目的寄存器非 $zero 即触发——2 个源 × 2 个目的 × 5 位 = 20 根比较线，加上使能逻辑。触发后的动作分两路：普通 RAW 且可前递 → 零开销，交给前递单元给 ALU 输入端的多路选择器选路；Load-use 死角（EX/MEM 级是 LW 且其目的寄存器命中本指令源寄存器）→ 必须停顿：PCWrite 与 IF/ID Write 拉低一拍，同时把 ID/EX 的控制信号清零注入气泡。S5 每拉一次密度旋钮，时空图里冒出的灰格子就是这段逻辑逐拍逐指令的判决结果。工程要点：这段比较逻辑本身悬在关键路径上（它必须在 EX 开门前出结果），深流水线里它的放大版——乱序机的寄存器重命名表 CAM 匹配——是调度电路功耗的大头。第一戒律是保守：宁可多停一拍，不可错放一个冒险；检测电路判错一次，架构状态就被污染，那是不可恢复的正确性事故，而多停一拍只是性能账。

前递的思想一句话：结果从哪算出来就从哪递走，不等它绕道寄存器堆。五级机两条经典路径：EX→EX（相邻 RAW——ADD 在第 3 拍 EX 末就算完，值挂在 EX/MEM 级间寄存器上，SUB 第 4 拍进 EX 时直接从那里拿）与 MEM→EX（间隔 1 拍的 RAW——从 MEM/WB 级间寄存器递）。S6 架桥的账本可验算：两条桥架完 CPI 1.50→1.25→1.05，九成 RAW 被覆盖。硬件代价清单：ALU 两个输入端各加一个多路选择器（前递值 vs 寄存器堆读出值），加一段比较选路逻辑——面积开销个位数百分比，换来停顿近乎归零，是流水线史上性价比最高的单项投资。Patterson Ch4 划定的能力边界：前递覆盖一切「ALU 结果→ALU 输入」的依赖，但覆盖不了「访存结果→立即使用」（S6 的 Load-use 死角）与个别更远距离的组合。实现里的坑：前递必须旁路掉 ID 级读寄存器堆的动作，比较逻辑挂在 EX 段入口、只有半拍时序预算；且随流水线加深，前递网络的源与汇都在增殖——20 级机的前递多路器树本身就是时序瓶颈与功耗大户，这正是 S10 深度曲线里「级间开销吃掉切分红利」的物理来源。前递救得了数据冒险，救不了控制冒险——S7 见。

Load-use 是前递版图上唯一的死角：LW R1,0(R2) 的数据要到 MEM 级（第 4 拍）末才从 D-Cache 出来，而紧随其后的 ADD R3,R1,R4 在第 4 拍初进 EX 就需要 R1——数据晚到一拍，前递弧线搭不过去，S6 触发按钮后断掉的那道弧就是这个时序错位。标准处理就是认赔 1 拍：冒险检测单元在 ID 级识别「EX/MEM 是 LW 且目的寄存器命中本指令源寄存器」，停顿一拍把使用者推迟，之后 MEM→EX 前递接力送达。量化：S5 实验台 Load-use 旋钮每 +5%，CPI +0.05；典型整数程序 Load-use 频率约 5%~8%，贡献 CPI 恶化 0.05~0.08。三条根治路线各有代价：编译器调度（把一条无关指令塞进 LW 与使用者之间——前提是找得到，寄存器压力大时未必有）；硬件互锁（interlock，自动插泡——初代 MIPS 反其道而行，ISA 名字本义就是「无互锁流水线阶段的微处理器」，把责任推给编译器，从 MIPS II/R4000 起才补上互锁）；加深访存流水（把 MEM 拆成两拍给 D-Cache 喘息——这正是 L1 命中延迟 1~2 拍的由来，但加深又加重分支冲刷，S10 的权衡曲线再添一项）。1 拍看似不多，但它是「前递万能论」的活体反例，也是 ch13 内存消歧（memory disambiguation）问题的起点。

控制冒险的根源：分支的方向与目标要到 EX（第 3 拍）才见分晓，但 IF 每拍都在取下一条——取到的可能是错路的指令。五级机的损失账：分支解析前的 2 拍里已流入 2 条错路指令，猜错即冲刷（flush）。S7 双滑块的可验算公式：冲刷CPI = 分支频率×预测错误率×2，默认 15%×30%×2=0.09，总 CPI 1.09、S=4.59；若完全不预测（错误率 50%），CPI 恶化到 1.15。三条对策按代价排序：早解析——把分支比较从 EX 挪到 ID，损失从 2 拍砍到 1 拍，代价是 ID 级加一套比较器、还得配一条专用前递路径喂数据给它；延迟槽（delay slot，MIPS 的选择）——分支后那条指令无论跳不跳都照常执行，编译器负责找一条「必有指令」填进去，填得好猜错零代价，填不上只能塞 NOP，典型代码填充率约六成，本质是把代价从硬件转移给编译器；预测（S8 的战场）——赌历史会重演，用准确率换冲刷。冲刷的硬件实现与异常处理同源：把 IF/ID、ID/EX 的控制信号清零变 NOP，流水线自己格式化自己。控制冒险的特殊地位：冲刷损失随流水线深度线性增长——S10 那台 31 级机错一次冲 31 拍，它是深流水线的头号杀手。

静态预测在编译期定死策略、运行期不改：Always Not Taken 零硬件，S8 面板实测约 50%；BTFN（向后跳当作循环体 Taken、向前跳当作 if 未命中 Not Taken）利用统计先验抬到约 65%——这是零硬件预算时的底线，也解释了为什么它至今仍活在编译器的静态提示位（ISA 的 branch hint）里。动态预测把历史搬进硬件，两件套分工明确：BHT（Branch History Table，分支历史表）管方向——按 PC 低位索引，每项放 1 位或 2 位饱和计数器；BTB（Branch Target Buffer，分支目标缓冲）管目标——用全相联的 tag 匹配 PC，直接缓存跳转地址，让 IF 级当拍取到正确目标，S8 面板里 BHT+BTB 组合把准确率抬到 92%。1 位计数器的死穴在循环：TTTT…N 的模式里，退出必错一次、再进又错一次，「只记上次」系统性吃亏；2 位饱和计数器（strongly/weakly taken/not-taken 四态）连错两次才翻转，偶发抖动免疫，循环场景约 90%。Hennessy Ch3 的 SPEC89 实测：4096 项 2 位 BHT 的误预测率多在个位数到 12% 区间，容量再翻倍收益趋平——分支总数有限，表够大就饱和。工程权衡：BHT/BTB 按 KB 计费，索引冲突（两条分支映射同项）还会互相污染历史——更精细的解法见两级自适应。

两级自适应（two-level adaptive，Yeh & Patt 1991）的核心洞察：分支行为不是独立的掷硬币，而是有模式的序列——循环是 TTTT…N，奇偶交替是 TNTN…。只记「上次跳没跳」等于把序列当独立事件，注定丢模式。两级方案的分工：第一级 BHR（Branch History Register，n 位全局历史移位寄存器）记「最近 n 次的方向」；第二级 PHT（Pattern History Table，2^n 项）按 BHR 的模式值索引，每项是独立的 2 位饱和计数器——同一个分支的「TTT 之后」与「TNT 之后」各有各的计数器，模式不再互踩。S8 面板那个「3跳1不跳」的循环：BHR 学会 TTTN 模式后，除模式切换瞬间外全对，准确率 95%——20 次分支才错 1 次，残余冲刷CPI = 15%×5%×2 = 0.015，加速比回到 4.93。代价与坑：PHT 容量 = 2^n 项，历史位从 4 加到 12 容量翻 256 倍；全局历史会让不同分支互相污染（A 分支的 TTN 记到 B 分支头上），gshare（McFarling 1993）用 PC 与 BHR 异或哈希缓解；模式切换（循环退出、相位变化）必然连错两三次。现代 CPU 的 TAGE 类预测器已把准确率推到 97%~99%，CBP 分支预测冠军赛的前沿仍在抠最后 1%——S9 的气泡账提醒你：这最后 1%，每一拍都是钱。

深度的收益：k 级流水线理论上每级工作量 1/k，主频可提近 k 倍——但有三重折扣：级间寄存器的 setup/hold 开销每级照付（每级 1~2 个 FO4 延迟，级数越多占比越大，收益递减）；不平衡的级划分让 max(t_stage) 卡死时钟；前递网络与冒险检测逻辑随深度急剧变复杂（20 级机的前递比较要跨十几级）。深度的代价：分支冲刷损失 ∝ 深度。S10 双曲线的交点在 k≈20：freqGain(20)=flushCost(20)≈2.80——过了这点，加深净亏。真实案例复盘：Pentium 4 Willamette 20 级冲上 2GHz、Prescott 31 级冲 3.8GHz，赌的是「频率换 IPC 损失」；结果一次分支预测错误冲 31 拍，深前递网络又吃掉大量面积功耗，NetBurst 架构止步 3.8GHz，Core 微架构掉头回到 14 级、靠每周期 4 发射的宽度取胜——更深输给了更宽，S10 结尾那句「这是下一章的问题」正是 ch13 超标量的入口。此后十几年的主流高性能核大多停在 14~20 级，这是业界用真金白银投出来的平衡点。设计方法论收束：先量化冒险的 CPI 账（S3~S8 五幕就是账本），再选深度使「频率收益 − 冲刷代价 − 级间开销」最大——深度不是美德，是待优化的变量。

一条主线串起全部场景：概念赌局（S0：n+k−1 的充满开销，10 条指令 14 拍）→ 五级法阵（S1：IF/ID/EX/MEM/WB 与四组级间寄存器）→ 理论之巅（S2：S=kn/(n+k−1)，n=1000 时 4.98）→ 第一崩塌（S3：结构冒险，I/D 分体用面积买断）→ 依赖之网（S4：RAW 真依赖 vs WAR/WAW 假依赖）→ 第二崩塌（S5：停顿与气泡，前递关死、密度 30% 时 CPI 1.60、S 3.13）→ 前递之桥（S6：EX→EX 与 MEM→EX 覆盖九成 RAW）→ 分岔迷途（S7：控制冒险，15%×30%×2=0.09 CPI）→ 预言之眼（S8：两级自适应 95%，残余 0.015）→ 总清算（S9：气泡账清零——不是消灭，是记账）→ 性能天平（S10：k≈20 交点，更深输给更宽）。三幕崩塌各立一道界碑：结构冒险花钱买得断、数据冒险前递覆盖九成但 Load-use 认赔 1 拍、控制冒险只能压不能消——条条不是「消灭」，全是权衡。最终账本：CPI = 1 + 0.05（Load-use）+ 0.015（分支残余）≈ 1.065，S ≈ 4.7——4.7 倍不是 5 倍的残次品，是理想与现实的差距被亲手填平后的真实数字。结丹一层圆满；下一问已悬在梁上：更深还是更宽？ch13 并指令渊。