记忆长存

镜纹在本命石上发出银辉——那是电流镜和反馈的光。你从模拟训练场继续前行。前方豁然开朗——一片星海。

脚下是晶圆晶格铺成的金色大地，头顶是无数闪烁的星辰，每一颗星辰明灭一次就是一个 bit 的存取。星辰疏密不同、颜色不同、明灭速度不同——

• 最靠近身边的星辰最亮，明灭最快（ns 级一闪），数量少，颜色纯白——那是寄存器，在 CPU 核心内部
• 稍远一些，星辰密了几万倍，明灭稍慢（1-2ns），颜色银白——SRAM 缓存
• 再远，星辰密了几百万倍，明灭较慢（~100ns），颜色淡蓝——DRAM 主存
• 更远，星海铺展成银河，明灭慢得多（μs-ms 级），颜色深蓝——SSD NAND 闪存
• 最远处是一片沉重的暗金色星云，旋转缓慢（ms 级）——HDD 机械硬盘

萨支唐

「这是存储器金字塔——从快到慢、从贵到便宜、从易失到非易失、从稀到密。存储器是计算机中"记忆"的物理载体——没有存储器，算过的数据立刻丢失，CPU 就是一个傻子。」

肖克利

「1967 年姜大元（Kahng）和施敏（Sze）在贝尔实验室发明浮栅非易失存储；1969 年 Intel 1kb SRAM；1970 年 Intel 1103 1kb DRAM；1987 年 Toshiba 舛冈富士雄发明 NAND Flash——每一次存储器件革命，都让计算机小一个数量级、便宜一个数量级。」

萨支唐继续：「评价一种存储器，看五个指标——」五颗金色星辰在你面前排成五角星：速度（Access Time）、密度（Density，决定成本）、功耗（读/写/待机）、非易失性（断电后数据保持时间）、耐久性（Endurance，能承受多少次写入）。

萨支唐

「这五者——永远不可能同时最优。SRAM 快但贵（6 管占面积）；DRAM 密但要刷新；Flash 非易失但写慢有磨损；MRAM 快要来了但密度和成本还不够。工程师要根据应用选——这就是存储器金字塔存在的物理原因。」

你停在 SRAM 星域一颗明亮的星辰前。星辰放大变成一个六管电路——这就是 6T SRAM bitcell：

• M1（NMOS 下拉）+ M3（PMOS 上拉） 组成反相器 1，输入 Q、输出 QB
• M2（NMOS 下拉）+ M4（PMOS 上拉） 组成反相器 2，输入 QB、输出 Q
• 两个反相器交叉耦合：反相器 1 输出 Q 接反相器 2 输入 QB 端，反相器 2 输出 QB 接反相器 1 输入 Q——互相输入对方的输出
• M5/M6（NMOS 访问管）：字线 WL 接栅极，位线 BL/BLB 接源漏，M5 连 Q 和 BL、M6 连 QB 和 BLB

萨支唐

「看——两个反相器交叉耦合后，有两个稳态。稳态 1：Q=0, QB=1（存"0"）——Q=0 → 反相器 2 输入 0 → 输出 QB=1 → 反相器 1 输入 1 → 输出 Q=0，自洽锁定。稳态 2：Q=1, QB=0（存"1"）——同样自洽。中间点 Q=QB=V_DD/2 是亚稳态（metastable，像笔倒立），任何微扰都会把它推到一个稳态。只要 V_DD 在，正反馈就会把状态锁住——这就是'记忆'。」

萨支唐

「待机时 WL=0，M5/M6 关断，两个反相器形成闭环正反馈，状态自己保持——静态功耗只有漏电流（nA 级/bit）。但 6 管占面积大（~0.02μm²/bit @ 3nm，是 DRAM 的 10 倍）——这就是 SRAM 快但密的代价。」

你观察 6T 单元——上拉 PMOS 通常做很弱（小 W/L）、下拉 NMOS 做很强（大 W/L）、访问管 M5/M6 中等——这种比例（pull-up : pass-gate : pull-down 通常 1 : 1.5 : 2）是为了读/写容限（下一场 S2 讲）。

「读、写——是 SRAM 的两个核心操作。」萨支唐说。

【读操作】假设存"0"（Q=0, QB=1）。① BL/BLB 预充到 V_DD=1V ② WL 拉高到 V_DD→M5/M6 导通 ③ 对 BLB：QB=1 通过 M6 接 BLB（V_DD）→BLB 保持 V_DD ④ 对 BL：Q=0 通过 M5 接 BL（预充 1V）→BL 通过 M5 和 M1（下拉到地）放电，电压下降。

关键问题：BL 放电时，Q 点电压从 0 被 M5 上拉——Q 点电压上升多少取决于 M5（访问管）和 M1（下拉管）的电导比——读容限要求 M1>M5，让 Q 点电压 < V_M（反相器翻转点），否则 Q 升到 V_M 以上反相器 2 翻转，读翻转（read upset），数据被破坏。β_ratio = (W/L)₁/(W/L)₅ > 1.2~2 通常是设计目标。

【写操作】写"0"到"1"单元（原 Q=1, QB=0）：① BL=0, BLB=1 ② WL 拉高 M5/M6 导通 ③ BLB=1 通过 M6 把 QB 从 0 上拉到 1，需要 M6 的电流大于 M2 下拉电流 ④ 同时 BL=0 通过 M5 把 Q 从 1 下拉到 0。写容限要求访问管 M5/M6 强于上拉管 M3/M4——所以上拉 PMOS 通常做最小尺寸。写是"强制翻转"操作。

萨支唐

「SNM 静态噪声容限——把两个反相器的 VTC 画在一起、一个转置 90°——得到蝶形图（butterfly curve）。蝶形两个眼睛能嵌套的最大正方形边长就是 SNM（典型 150-250mV @ V_DD=1V）。SNM 随 V_DD 降低而减小，到 V_{DD_min}（数据保持电压≈0.3-0.5V）时 SNM→0，单元失效。」

低电压 SRAM 设计的核心是提高 SNM——用 8T/10T 单元（独立读写端口）、Schmitt 触发、FinFET 器件（steeper subthreshold）等手段。

BL 和 BLB 上只有 50-100mV 差分——这个信号太弱，不能直接送进数字逻辑。需要灵敏放大器（Sense Amplifier, SA）把 mV 差分放大到 0/V_DD。

萨支唐

「你在 ch15 学的差分对——加上正反馈锁存，就是灵敏放大器。」

经典时钟控制锁存型灵敏放大器（StrongARM/SAE）：

• 预充阶段（SAE=0）：输出节点 OUT/OUTB 预充到 V_DD
• 放大阶段（SAE=1，时钟上升沿）：差分对（NMOS 对）感应 BL/BLB 差分电压，一边电流稍大、一边稍小→交叉耦合反相器正反馈把小差分雪崩放大到轨到轨→OUT=0/1, OUTB=1/0
• 锁存阶段：放大后正反馈保持结果，送到数据总线

100ps 内把 50mV 差分放大到 0 和 1V——这是模拟差分放大 + 数字正反馈锁存的完美结合。

萨支唐

「SA 是存储器的'读眼'——它的灵敏度（能分辨多小差分）和速度（多久放大到轨）决定了存储器的读延迟和良率。工艺偏差让差分对 V_t 失配，失调电压 V_os 限制最小可分辨差分——典型 V_os=10-30mV（大 W/L 器件可减小）。」

你从 SRAM 星域继续前行——星辰从 6 管电路变成 1 管 + 1 个小电容。

DRAM 1T1C：一个 NMOS 管（T——访问管/字管）+ 一个存储电容 C_S（电容值 10-30fF，f=10⁻¹⁵）。

写：BL 设 0 或 V_DD → WL 高 → C_S 通过 T 充电到 V_DD（写 1）或放电到 0（写 0）。

读：① BL 预充到 V_DD/2 ② WL 高 T 导通 ③ C_S 和 BL 的寄生电容 C_BL（~100-200fF）电荷分享：写 1 时 C_S 电压=V_DD → 分享后 BL 上升 ΔV=V_DD·C_S/(C_S+C_BL)/2 ≈ 100mV；写 0 时下降 100mV ④ SA 放大差分 ⑤ 读后 C_S 电荷被改变（破坏性读）→ 必须回写（write-back）。

萨支唐

「注意——C_S 只有 30fF。即使 T 关断（WL=0），亚阈值漏电 I_off≈fA 级，加上 PN 结反向漏电 ~pA 级，且高温（85°C）漏电翻 10-100 倍。实际数据保持时间 t_ret≈64ms（工业标准）。」

你看到电容上的电荷像沙漏里的沙子一样一点一点漏走——金色的电子通过 M1 亚阈值沟道和 PN 结漏电流慢慢流失，C_S 电压在几十 ms 里从 V_DD 掉到 V_DD/2 以下，数据丢失。

熵魔

「记住——电容不能存永恒的电。所有电容都会漏电，这是热力学。你们能做的只是每 64ms 把所有行读一遍、回写一遍——刷新（refresh）。但 1T1C 的代价换来了什么？1 个管+1 个电容 vs 6 个管——密度是 SRAM 的 10-30 倍。」

刷新：内存控制器每 64ms 把每一行激活→读（SA 放大）→回写，把 C_S 重新充到满电/放空。刷新消耗功耗（DDR4 DRAM 刷新功耗占待机功耗 30-40%）、占用带宽（刷新期间不能读写）、刷新周期随温度缩短（DDR4 有自动温度补偿刷新）。

萨支唐

「摩尔定律让逻辑器件（MOSFET）每代缩 30%——但 DRAM 有个难题：C_S 不能按比例缩。C_S 太小（<10fF）信号 ΔV 太小 SA 读不出；但 cell 面积按比例缩，电容面积也缩。怎么在更小面积里做足够大的电容？」

电容三维化：

• 深沟槽电容（Deep Trench, DT）：在硅片里挖 5-10μm 深、0.1μm 直径的沟槽，内壁长 High-K 介质（Al₂O₃/HfO₂/ZrO₂ k≈20-40），中心填多晶硅一个电极、外围硅衬底另一个电极——在 0.003μm² 占地面积上做 30fF 电容。IBM/英飞凌/美光技术路线。
• 叠层电容（Stack Capacitor）：在硅片上堆叠多层柱状/碗状 MIM 电容（金属-绝缘体-金属，TiN/HfO₂/TiN），像摩天楼一样往上盖——三星/海力士路线，柱高 2μm 以上。

两种方法都把电容做成三维结构——"横向不够纵向补"，和 ch19 FinFET/GAA 把逻辑器件做三维异曲同工。

DRAM scaling 其他挑战：V_t 波动（随机掺杂涨落 RDF）→ 访问管 V_t 变化 → 漏电变化 → 保持时间分布宽，最"漏"的单元决定刷新周期；字线 RC 延迟；邻单元干扰（位线-位线耦合电容）。解决方案：on-die ECC（DDR5 每 128bit 加 8bit ECC 自动纠错单 bit 错误）、温度补偿刷新、细粒度刷新。

萨支唐

「存储器阵列架构（通用于 SRAM/DRAM/Flash）：单个 bitcell 没用——memory 是阵列。行（Row）：WL 选中一行；列（Column）：BL/BLB 一列，每列一个 SA，列选择 YMUX 选中要读的字节；行地址译码（Row Decoder）：行地址 X→2^N 字线选中一个；列地址译码（Column Decoder/Y-MUX）：列地址 Y→2^M 选 1。一个典型 DRAM 8Gb：2^16 行 × 2^14 列 × 8 个 bank × 4 个 I/O = 2^33 bit = 8Gb。」

DRAM 的电容即使刷新也只保持 64ms——但你继续向星海深处走，星辰变得更沉稳、更暗，明灭次数明显变少（读慢），但断电后它们仍然在发光——这是 Flash 存储的星域。

一颗星辰放大——不是 6 管、不是 1T1C，而是一个看起来像 MOSFET 但栅极分两层的管子：浮栅晶体管（Floating Gate Transistor, FGT）：

• 衬底：P 型硅
• 隧道氧化层：SiO₂ 厚度 5-10nm（栅氧化层比 MOSFET 厚），包围浮栅
• 浮栅（FG）：多晶硅"岛"，被 SiO₂ 完全包围（上下前后都是氧化层，没有电接触，像一座孤岛）
• 栅间氧化层（ONO 叠层：Oxide-Nitride-Oxide，介电常数高）
• 控制栅（CG）：外部字线加电压的端口
• 源/漏：N⁺ 扩散区

萨支唐

「浮栅——是存储器件最精妙的发明之一。Kahng 和施敏 1967 年在贝尔实验室发明浮栅器件时，只是做了件简单的事：在栅氧化层中间埋一个多晶硅'岛'。这个岛被 SiO₂（禁带宽~9eV、电阻率极高）完全包围——岛上的电子要逃出去必须穿过 SiO₂ 的势垒，室温下势垒太高、隧穿概率极低——电子被困在岛上可达 10 年甚至 100 年。这就是非易失（non-volatile）。」

你看着浮栅的结构——浮栅确实是被 SiO₂ 四面包围的孤岛，里面的电子（画成金色小点）在岛上跳跃但逃不出去。

编程（写 0，电子注入浮栅）两种方法：

① Fowler-Nordheim（F-N）隧穿（NAND Flash、NOR 擦除用）：控制栅加高压 V_CG=+18V~20V，源漏接地。氧化层电场 E=V_CG/t_ox≈20V/10nm=20MV/cm——强电场把氧化层势垒压成三角形，电子通过量子隧穿穿过三角形势垒注入浮栅。浮栅带负电 → V_t 从 ~2V 升到 ~5V，读时 CG 加 V_read=3.5V（介于两个 V_t 之间）→ 管子不通 → BL 电流小 → 读为 0。

② Channel Hot Electron（CHE）热电子注入（NOR Flash 编程用）：漏极加 +5-7V，源接地，CG 加 +8-10V。沟道电子被横向电场加速到高能量（"热"），一部分电子能量超过 Si/SiO₂ 势垒 3.1eV → 越过势垒注入浮栅。CHE 编程快（μs/byte 级），但功耗大（有大电流）。

擦除（写 1，电子从浮栅走）：F-N 隧穿反向——源极加 +12V 或衬底加高压、CG 接地/负压，电场反过来让电子从浮栅隧穿到源/衬底。浮栅失去负电 → V_t 回到 ~-1V~-2V。

你看到编程时电子像潮水一样涌入浮栅岛、擦除时又像退潮一样离开——但氧化层是电子的"牢墙"，没有高压，墙不可越。

NOR Flash（1988，Intel）：浮栅管独立连到位线（每个管漏接 BL，源共接），读时给 WL 一个地址→一个管子导通/关断→BL 直接出数据。随机读取≈100ns（和 DRAM 相近，慢于 SRAM），可以 XIP（eXecute In Place，CPU 直接从 NOR 取指令执行），但密度低、擦除慢、容量小（MB-GB 级）。用于 BIOS、路由器固件、MCU 代码存储。

NAND Flash（1987，Toshiba 舛冈富士雄）：浮栅管串成串（string）——16/32/64 个浮栅管串联，串顶端接位线（经 SGD 选通管）、串底端接公共源线（经 SGS 选通管）。同一页（page，2-16KB）共享 WL，编程/读取按页进行。读时选中 WL 加 V_read=0V（读 0 看 V_t）、未选中 WL 加 V_pass=8V（让它们不管编程态都导通）→ 串导通/不通由选中管决定。擦除以块（block，几十到几百页）为单位。

NAND 优点：密度高（cell size≈4F² vs NOR 8-10F²）、容量大（GB-TB 级）、页编程快；缺点：读是串行（μs 级）、不能 XIP、有位错误需要 ECC、按块擦除。SSD、U 盘、手机存储、SD 卡都是 NAND。

3D NAND（垂直 NAND/V-NAND，三星 2013 年量产）：2D NAND 缩到 15nm 以下时浮栅间耦合电容变大、邻单元干扰严重，缩不动了——工程师把存储串垂直堆起来：存储孔（channel hole）3D 刻蚀出直径 100nm、深 10μm 的圆孔，内壁做沟道多晶硅（垂直沟道）；栅极层层堆叠金属/氧化层（3D NAND 用电荷俘获型 CTF：SiN 电荷俘获层代替多晶硅浮栅，工艺更简单、耦合更小）。一个孔内串 64-200+ 层 WL，每片晶圆堆 200+ 层→每片 1Tb+ 密度。

萨支唐

「但浮栅/电荷俘获有个根本问题——每次 F-N 隧穿编程/擦除（P/E 循环），电子穿过氧化层时部分电子被氧化层/SiN 陷阱永久俘获→氧化层逐渐损伤→V_t 窗口（编程态和擦除态 V_t 差）变窄；同时氧化层中产生陷阱辅助隧穿路径→漏电流增大→保持时间缩短。」

P/E 循环次数（Endurance）：SLC（1bit/cell）~10 万次；MLC（2bit/cell）~3 千-1 万次；TLC（3bit/cell）~1 千次；QLC（4bit/cell）~100-300 次；PLC（5bit/cell）~几十次。多 bit/cell 密度高但耐久低。SSD 靠磨损均衡（wear leveling）——FTL 固件把写入均匀分布到所有块、坏块标记、ECC 纠错（LDPC 码）、OP over-provisioning（额外容量做替换）来延长寿命。

熵魔

「你每次写一次 Flash，我就在氧化层里凿一个小洞——写 1000 次，墙就漏了。没有什么是永恒的——连石头（硅）都扛不住时间。」

「浮栅 Flash 缩到 3D 堆叠 200 层还能走——但工程师一直在找'通用存储'：速度像 SRAM、密度像 DRAM、非易失像 Flash、耐久无限、便宜——」萨支唐指向更远处的星辰，那里的星辰颜色各异：有的红蓝双色旋转（MRAM）、有的半透明凝固/熔化（PCRAM）、有的细丝通断（ReRAM）。

【STT-MRAM 自旋转移矩磁阻 RAM】核心是 MTJ 磁隧道结（Magnetic Tunnel Junction）：参考层（Pinned Layer，磁矩方向固定）+ 隧道势垒层（MgO，1nm 左右）+ 自由层（Free Layer，磁矩方向可翻转）。两铁磁层平行（P 态）→电子隧穿概率大→电阻低（存 0）；反平行（AP 态）→隧穿概率小→电阻高（存 1）。TMR（隧穿磁阻比）=(R_AP-R_P)/R_P≈100-300%。

写：通过 MTJ 的电流方向决定自旋角动量转移——电子自旋被参考层极化后流入自由层，角动量转移给自由层磁矩，当电流超过临界电流 J_c（~10⁶A/cm²），自由层磁矩翻转。这就是自旋转移矩 STT。读：加小电压测电阻（不翻转磁矩）。

STT-MRAM 优点：ns 级读/写（接近 SRAM）、无限耐久~10¹²-10¹⁶ 次、非易失断电不丢、抗辐照；缺点：写电流大、密度比 DRAM 低。Everspin/三星/台积电/GlobalFoundries 量产——嵌入式 MRAM 替代 MCU eFlash。

【PCRAM 相变存储器】核心是硫系化合物相变材料（Ge₂Sb₂Te₅=GST 最经典）：晶态（低阻~kΩ，GST 缓慢冷却形成结晶）；非晶态（高阻~MΩ，GST 熔融~600°C 后快速淬火→非晶）。写：短高脉冲（淬火→非晶高阻=RESET）、长中脉冲（退火→晶态低阻=SET）。优点：字节级读写、密度高（3D XPoint 4F²）、非易失、耐久~10⁸ 次、速度~100ns（介于 DRAM 和 NAND 之间——Storage Class Memory 定位）。Intel 傲腾（3D XPoint）是 PCRAM 商业产品。

【ReRAM 阻变存储器（RRAM）】金属氧化物（HfO₂、TaOx、TiO₂ 等）夹在两个电极间——SET：加电压→氧空位迁移形成导电细丝（CF）→低阻（LRS）；RESET：反向电压→细丝断裂→高阻（HRS）。优点：结构简单（MIM）、密度高（<4F²、交叉阵列 3D 堆叠）、速度快（ns）、低功耗；缺点：细丝形成随机性大、一致性差。

萨支唐

「没有一个完美——MRAM 快且耐久但密度低；PCRAM 做 SCM 定位但功耗大；ReRAM 潜力大但不成熟。业界的策略是异构存储——CPU 里用 SRAM、封装内用 HBM（DRAM 堆叠）、主板用 DDR5、SSD 用 3D NAND、SCM 层用傲腾/MRAM 做缓存——每种存储在它最擅长的层级。」

记忆星海中所有星辰的光忽然汇聚——星辰之间的暗物质凝聚成一个蒙着双眼的女子，她手持一把沙漏，沙子（电子/电荷/自旋）从漏口簌簌而下。

遗忘灵君。

遗忘灵君

「凡人。你走过了 SRAM、DRAM、NAND、NOR、3D NAND、MRAM、PCRAM、ReRAM——你以为你找到了'记忆长存'？我的沙漏从宇宙诞生就在漏。熵让一切遗忘，比特也逃不过。」

遗忘灵君

「三问——答对，结丹三层印归你；答错，你的记忆会像 DRAM 电容一样 64ms 漏光。」

星尘归海，记忆星海恢复闪烁——但你看这些星辰的眼光变了。每颗星不再是"存 0 或 1 的盒子"，而是一个与熵、与时间、与物理极限打战的战场——SRAM 正反馈锁存、DRAM 电容刷新、Flash 浮栅囚禁、MRAM 自旋翻转、PCRAM 相变、ReRAM 细丝——每一种存储都是在对抗遗忘。

你盘坐，本命石飞出。十五道旧痕环绕，镜纹的银辉最贴近外层（模拟镜映的记忆）。

萨支唐走到你面前，手托第三枚结丹印——"结丹三层·记忆长存"。

印信按下——第十六痕：忆纹。

石上浮现的纹路是一个沙漏——但沙漏中间不是空的，而是一道浮栅氧化层，把上下（0/1）隔开，金色电子细沙从中间隧穿流过；沙漏两侧环绕 SRAM 6T 的双环（交叉耦合反相器形成的太极环），把 0 和 1 锁在环里——只要环不断（V_DD 在），电子就留在原地。

萨支唐

「第十六痕——忆纹。忆者，记忆也。所有记忆都是对熵的抵抗——SRAM 靠持续供电（做功=耗电能）锁存、DRAM 靠刷新（周期性做功）补偿漏电、Flash 靠高势垒（被动抵抗，但每次写损伤势垒）、MRAM 靠自旋守恒（角动量不轻易翻转，但写电流要大）。没有哪种记忆免费——'存'住 1bit 信息，按 Landauer 原理，擦除时至少释放 kT ln2 热量。」

肖克利

「Kahng 和 Sze 在 1967 年发明浮栅的时候，没人想到 50 年后大家口袋里有 1TB 的 NAND。但从浮栅到 3D NAND 到未来的 MRAM——都是和遗忘的战争。记住这个战争，比记住任何电路都重要。」

你握紧三枚结丹印信。

「下一章——」萨支唐指向修炼场深处的一座巨大建筑，那是你从未见过的——不是星辰、不是波形、不是管子，而是工厂。你看见金黄的硅熔体在直拉炉里旋转成单晶硅锭、晶圆切割抛光像镜面、氧化炉里 1000°C 高温生长 SiO₂、紫色等离子体在刻蚀腔里击出沟槽、离子注入机发射蓝色离子束、CMP 研磨盘旋转抛光、铜大马士革电镀填满沟槽……

萨支唐

「ch17半导体制造工艺——从沙子到晶圆。你已经学了器件、数字电路、模拟电路、存储器——但你还不知道这些器件是怎么造出来的。氧化、光刻、刻蚀、掺杂、薄膜沉积、化学机械抛光——六大工艺模块。」

熵魔

「制造需要热——热是我主场。1000°C 氧化、等离子体、快速退火——每一步都有热预算。欢迎来到我的锻炉。」

你站起来，忆纹在本命石上发出暖金色的光——这是记忆之光。带着 16 道石痕，你走向制造工厂的紫色高温光芒。