百序成芯

炼芯殿后方，一座更恢宏的殿宇——集成殿。殿前不是平地，而是一百级台阶。每一级台阶上都刻着一道工艺步骤名：衬底准备→N/P阱→STI→栅氧→多晶硅栅→LDD/延伸→侧墙→源漏注入→RTA→硅化物→接触孔→金属1→通孔1→金属2→……共一百级，一级一步，错一级重来。殿门上书：百序成芯。

雌黄晨光从殿后升起。一百级灰白硅色台阶的缝隙里，有暗红色细线蜿蜒——像寄生的血管，隐约有电流流过的微鸣。殿门两侧立着两尊石像：左像手捧版图，右像手执工艺菜单。

你从炼芯殿出来，工纹印记还在发烫。萨支唐已在殿前台阶下等候，手中不是卷轴，而是一块空白晶圆。

萨支唐

「ch17你学了'动词'——洗、氧、光、蚀、杂、积、平。本章你要学'句子'——把动词按正确顺序串成一段完整流程，从裸硅片到能跑反相器的CMOS芯片。但有三条铁律，你从第一级就要记住。」

他举起一根手指：「铁律一·热预算——每做一次高温步骤，前面所有已掺入/已沉积的材料都会受影响。注入的杂质会扩散、金属会融化、栅氧会退化。所以高温步骤放前，低温步骤放后——前段FEOL可以上千度，后段BEOL不能超过400°C。」

第二根手指：「铁律二·拓扑自约束——你刻掉的地方、沉积凸起的地方、磨平的地方，都会成为下一步的'底板'。STI槽没填平就做栅，栅会沿着槽边断裂。每一步的几何形貌决定下一步能做什么。」

第三根手指：「铁律三·寄生必生——不管你怎么设计，两层不同导电类型的材料挨在一起，就会出现寄生结、寄生电容、寄生电阻、寄生晶体管、寄生晶闸管。你不主动处理它们，它们就会在通电的瞬间毁掉你的芯片。」

萨支唐

「守殿者是流程使——他会告诉你'按教科书顺序走就能成'。但这是谎言。」

殿内传来一阵有条不紊的声音——像工头在念工艺菜单，整齐、克制、毫无感情：「衬底准备→N阱光刻→N阱注入→P阱光刻→P阱注入→阱退火→STI槽刻蚀→STI氧化物填充→CMP→栅氧生长→多晶硅沉积→栅光刻→栅刻蚀→LDD→侧墙→N+源漏→P+源漏→RTA→NiPt硅化物→接触孔→W塞→M1铜大马士革……以上共42步，一步不漏，一步不错，即成。」

你刚要按那声音说的"N阱光刻→N阱注入"开始——萨支唐在身后淡淡一句：

萨支唐

「你做N阱之前，不想想为什么要先做N阱，而不是P阱？为什么不是同时做？」

流程使的声音里只有"做什么"没有"为什么"。你犹豫了一下，决定先听萨支唐的反问。

集成殿内前段区（FEOL区）——地面是巨大的CMOS截面沙盘，从衬底往上分层展示。你的晶圆被放在沙盘中央，周围是注入机、氧化炉、STI刻蚀腔、CMP机台，按流程顺序排列。前段区是高温橙光——这里全是高温步骤。

萨支唐

「你学过ch14 CMOS反相器——NMOS做在P型衬底或P阱里，PMOS做在N阱里。问题来了：N阱和P阱的深度、浓度不同，注入能量和剂量不同，退火时间也不同。而且N阱和P阱必须互相隔离——不然NMOS和PMOS就做在同一个区里了。」

阱工艺演进三代：单阱（p-sub上做N阱，NMOS直接做在p-sub）→ 双阱（同一块衬底分别做N-well和P-well，两个阱独立优化）→ 三阱（P-sub下再做深N-well把P-well完全包围，隔离衬底噪声，RF/模拟用）。

「那双阱的话，N-well和P-well先做哪个？」你问。

萨支唐

「先做深的。N-well要承接PMOS的源漏到阱的结深一般较深（PMOS空穴迁移率低，需要更深结）；而且阱注入能量高（几百keV），深注入会造成大量损伤，需要高温长时间退火修复——这一步会消耗大量热预算，必须放最前。」

阱做完，你想直接做栅氧。萨支唐拦住你：「你忘了器件隔离。两个相邻的MOSFET，如果没有隔离，它们的源/漏会通过衬底连在一起——变成一个大器件，不是两个。」

早期MOS用LOCOS（硅局部氧化）——但有"鸟嘴（bird's beak）"问题：氧在Si₃N₄下横向扩散，场氧边缘楔入有源区，吃掉0.2~0.5μm有源区面积。到0.25μm节点鸟嘴不可接受，于是发明了STI（Shallow Trench Isolation，浅槽隔离）。

STI的关键细节：槽角圆滑。刻蚀后的槽角电场集中，会导致寄生沟道导通（inverse narrow channel effect/early breakdown）——所以槽内壁必须热氧化生长~15nm线性氧化层把角圆滑。

前段区中央——两台不同的栅叠层设备并立，像两扇门。左扇门标着「Gate-First（先栅）」，右扇门标着「Gate-Last / Replacement Gate（后栅/替换栅）」。两扇门后是不同的工艺路线，走了一扇就回不了头。

Gate-First门后是传统的高温橙红色（后续还有源漏高温退火）；Gate-Last门后是前半段高温、后半段突然变冷蓝（金属栅在最后做，避开高温）。

萨支唐

「流程使的菜单是1990年代的铝互连、SiO₂栅、多晶硅栅的'传统CMOS流程'。当代CMOS已经是HKMG（High-k Metal Gate）。ch14你学过45nm HKMG革命——为什么现在还做纯SiO₂？」

萨支唐

「Gate-First'正确'？那我问你——Gate-First把金属栅（如TiN、TaN）和高k介质（HfO₂）在源漏之前就沉积，然后源漏激活要1000°C+RTA。金属栅和高k介质经得起1000°C吗？」

Gate-First的问题：高温下HfO₂结晶、界面层变厚（EOT变大）、金属栅功函数漂移（V_t不稳定）、多晶硅覆盖层和金属栅互扩散——要找能扛高温的金属栅材料，但NMOS要n-gate功函数~4.1eV，PMOS要~5.0eV，单一金属难以同时满足。

Gate-Last / RMG（Intel 45nm引入）：先做临时栅（dummy poly gate）——传统的SiO₂+多晶硅"假栅"——继续往下做LDD/侧墙/源漏/RTA/硅化物（这些高温步骤dummy栅都是多晶硅，1000°C不怕）；接触前把dummy多晶硅栅刻掉（poly pull-out）留下栅沟槽；再沉积高k+金属栅（dual work function，NMOS区n-metal、PMOS区p-metal）+Al填充+CMP。

萨支唐

「选Gate-Last意味着你前面不能做最终栅——你要做'dummy gate'。这是流程使菜单里没有的步骤。这是对教科书顺序的背叛。」

流程使的声音陡然变冷：「偏离菜单，就是偏离正道。」你想起ch14讲的45nm HKMG革命、ch17炉火神君说的"公式不是现实"——你选择了Gate-Last RMG。

前段区注入工位——四台注入机并列：N-LDD、P-LDD、N+S/D、P+S/D；旁边是侧墙沉积/刻蚀腔、RTA快速热退火炉、金属溅射台（Ni/Pt/NiPt）、硅化物快速退火炉。

萨支唐

「下一步是源漏。但你不能直接做重掺杂源漏——如果源漏紧贴沟道，漏端电场会把沟道里的载流子加速到高能，撞入栅氧产生界面态——这叫热载流子效应（HCI）。为了缓解这个——」

他指了指栅侧的空白位置：「轻掺杂漏（LDD, Lightly Doped Drain）——源漏延伸（S/D extension）。在栅刚刻完、侧墙还没做的时候，先做一次低能量、中剂量的注入（N-LDD: As或P，1~5keV；P-LDD: B或BF₂，1~3keV）。注入能量低，结深很浅（~10~20nm）——而且因为栅是硬掩模，LDD只注入栅两侧，在栅和重掺杂源漏之间留出一段轻掺杂区，把峰值电场降下来。

「做完LDD注入，才做侧墙（spacer）：共形沉积一层Si₃N₄（~30~80nm厚）→准直性RIE干法刻蚀——水平表面的Si₃N₄被刻掉，栅侧壁的Si₃N₄因入射角度大刻得慢，留下一段侧墙。侧墙宽度决定LDD到重掺杂S/D的距离——又是折衷。」

侧墙做好，才做重掺杂源漏（N+/P+ S/D implant）——高剂量、低到中能量，结深~50~80nm。此时侧墙挡住了栅旁边的区域，N+/P+只注入侧墙外侧——不进入LDD区。

PMOS的源漏注入——传统是B（硼），但B在硅中扩散快。先进工艺源漏不注入——而是外延生长：在源漏位置刻掉硅，原位掺杂B的SiGe外延生长——SiGe晶格比Si大，会给PMOS沟道施加压应变，空穴迁移率提升30~50%；NMOS用SiC施加张应变，电子迁移率提升20~40%——这就是应变硅工程。

RTA一道闪光——1050°C、1秒（spike anneal），晶圆表面瞬间炽白又恢复。激活完成。热预算到此为止——之后所有步骤不能再超过500°C。

萨支唐

「接下来是硅化物（salicide = self-aligned silicide）——把源漏和多晶硅栅顶部覆盖一层金属硅化物，降低接触电阻。金属从Ti→Co→Ni演进，因为Ni硅化物温度低、线宽效应小。」

salicide四步：溅射薄金属→RTA1（~300~400°C，金属和暴露的硅反应生成高阻相）→选择性湿法刻蚀（去掉未反应的金属，自对准不用mask）→RTA2（~400~500°C，高阻相变低阻相NiSi，~10~20μΩ·cm）。

萨支唐

「简单的流程做不出能工作的晶体管。LDD是为了救HCI，侧墙是为了自对准，硅化物是为了降阻——这些'额外'步骤不是装饰，是寄生效应逼出来的。」

话音刚落——沙盘上你做的反相器忽然闪了一下，VDD到VSS之间冒了一丝暗红火花。萨支唐脸色一变：「来了——」

前段区沙盘中央，你做的反相器截面图——但衬底里，有两道电流在扩散。沙盘颜色变了：除了NMOS和PMOS，你看到两个额外的寄生晶体管在截面里浮现：一个是衬底里的垂直NPN（N-well→p-sub→N+ source of NMOS），一个是横向PNP（P+ source of PMOS→N-well→p-sub）——两个晶体管耦合在一起，形成PNPN四层晶闸管。

暗红（SCR导通的颜色）从衬底渗出，雌黄境界色被侵蚀。沙盘发出轻微嗡鸣，像电流要失控。

闩锁幽灵

「你好，造物者。你造了NMOS和PMOS——但你也造了我。每一个CMOS反相器里都有我。我就是你没设计的那个器件。」

萨支唐快速在沙盘上画出等效电路：「看截面——从VDD到VSS：寄生PNP Q1（emitter=PMOS P+源/漏→base=N-well→collector=p-sub，β_pnp~5~20）；寄生NPN Q2（emitter=NMOS N+源/漏→base=p-sub→collector=N-well，β_npn~10~100）；R_w（N-well的等效电阻）；R_s（p-sub的等效电阻）。

Q1和Q2交叉耦合：Q1集电极电流流过R_s抬升Q2基极电压→Q2导通→Q2集电极电流流过R_w拉低Q1基极电压→Q1更导通→正反馈环路！一旦环路增益β_pnp × β_npn > 1且电压超过保持电压，SCR就从高阻态跳到低阻态——VDD-VSS之间直接短路，电流飙升到安培级，金属互熔断、硅熔化，芯片烧毁。这就是闩锁（latch-up）。」

「那我不接电源不就行了？」你问。

闩锁幽灵

「你一接电源就会有瞬态——上电过冲、I/O信号高于VDD或低于VSS、辐射粒子打在衬底产生光电流——任何一个电流触发都能启动正反馈。你防不住所有触发源。而且你缩小N-well、缩小器件间距（微缩）——基区变窄，β变大——越先进的工艺，闩锁风险越大。」

萨支唐：「闩锁是CMOS的原生敌人，不能消灭，只能防护——降低R_w和R_s+破坏正反馈环路：①Guard Ring（保护环，N+ tap紧挨PMOS、P+ tap紧挨NMOS，做双保护环，把衬底/阱的寄生电阻降到最低）；②Retrograde Well（倒掺杂阱，高能注入把阱杂质集中在深处，底部浓度高降R_w）；③SOI（Buried Oxide埋氧层隔开晶体管与衬底，寄生BJT根本不存在，latch-up天然免疫）；④Deep N-well/Triple-well；⑤STI（槽内SiO₂隔断横向寄生通路）。

闩锁幽灵在沙盘上的影子被guard ring切割得支离破碎，但它没有消散——它化成无数更小的影子钻入每一个PN结，声音分散成千百条：「你堵得住我一个影子，堵得住我所有影子吗？」

萨支唐

「闩锁可以压制，但永远不能消除——因为PN结是器件的本质，有PN结就有寄生BJT。这就是铁律三：寄生必生。」

你刚松一口气，沙盘另一侧——未来得及做ESD保护的I/O端，忽然打了一道闪电。一个比闩锁更暴烈的声音响起：

静电煞

「你以为只有你通电时我才来？你把芯片从tray里拿起来、手一摸、我就来——一次释放几百伏到几千伏，把栅氧直接打穿！」

闩锁和ESD的影子暂时被萨支唐压制（萨支唐祭起雌黄结界，把寄生影子暂时封入沙盘底部）——「ESD后面专门处理，先把主流程走完。到后段（BEOL）了。」你被引到前段区和后段区的交界——接触孔工位。

这里是从橙红向冷蓝过渡的地带——FEOL热到此为止，BEOL温度永远<400°C。

萨支唐

「FEOL完成后，晶圆表面起伏不平——STI凹陷、栅凸起、源漏凹陷。所以第一步是PMD（Pre-Metal Dielectric，金属前介质）：HDPCVD沉积一层厚SiO₂（~500~1000nm），覆盖所有器件表面，然后CMP磨平到硅化物表面（或Gate-Last的话磨到dummy栅顶）。

接触孔（Contact, CA）——连接M1和源漏/栅硅化物的垂直通道：①PMD沉积+CMP平坦化；②Contact光刻+刻蚀（直径~20~40nm，深~500~800nm，纵横比~10~20:1），必须精确停在硅化物上——刻浅了没接触，刻深了把硅化物刻穿就漏电；③黏附层/阻挡层（Ti/TiN liner，阻挡W扩散到Si）；④W CVD填充（WF₆+SiH₄/H₂反应，W有好的阶梯覆盖能力）；⑤W CMP磨掉表面多余W，只留孔里的W塞。

「铝互连时代不是直接Al-Si-Cu合金溅射，刻蚀成线吗？为什么现在用W塞+铜？」你问。

萨支唐

「0.25μm以前用Al互连，但到亚微米节点Al的问题爆发：RC延迟（Al电阻率~2.7μΩ·cm，线宽缩小R增大，间距缩小C增大，到130nm节点RC延迟超过门延迟成主瓶颈）；电迁移EM（电子风轰击Al原子迁移，出现小丘和空洞）；接触孔填充（Al是PVD溅射，高纵横比孔填不满）。IBM 1997年推出铜互连+大马士革工艺——Cu电阻率~1.7μΩ·cm（比Al低37%）、EM可靠性高两个数量级。但有一个根本问题：Cu很难干法刻蚀（Cu卤化物挥发性极低，RIE刻铜生成物粘在侧壁不抽走）——所以必须反过来：先在介质里刻出沟槽和通孔→再填铜→再CMP磨平——这就是大马士革工艺。」

双大马士革（dual damascene）：通孔+沟槽用同一道铜填充+CMP完成，节省一步。流程：①沉积低k介质（SiCOH/多孔SiOCH κ=2.2~3.0，降互连电容C）；②沉积SiN/SiCN作为刻蚀停止层ESL和铜扩散阻挡层；③光刻+刻蚀通孔和沟槽；④PVD TaN/Ta阻挡层+Cu籽晶层；⑤铜电镀ECD（super-filling从底往上填孔无空洞）；⑥Cu CMP磨掉表面铜停在低k介质上；⑦沉积SiCN capping层防Cu氧化+扩散。

「一层金属（M1）完成。M1→V1通孔→M2→V2通孔→…→M10~M15（先进工艺10~15层金属），每层重复大马士革流程。最下层M1/M2最小节距~40nm（局部互连），上层M8~M15更宽更厚做电源/时钟/全局信号——上层电阻小但宽。」

你看着一层一层叠起来的金属结构——10层以上金属，整片芯片像一个立体城市。你第一次理解了"为什么CMP在ch17是第七工"——每加一层金属都要CMP平坦化，否则上层光刻对不上焦。

BEOL区一侧的"可靠性实验室"——一间小隔间，里面陈列着各种失效芯片的显微照片：栅氧击穿的黑洞、金属电迁移断裂的线、闩锁烧毁的焦坑、ESD打穿的熔坑。隔间中央是ESD测试台。

墙上写着ESD三大模型：HBM（人体模型）、MM（机器模型）、CDM（充电器件模型，最严苛）。

静电煞

「我不是闩锁那种慢慢的正反馈——我是瞬态，ns级，电流几安培。我打进来时，你的芯片内部是0V，我给你打2000V，瞬间能量把栅氧熔化、金属互熔断、结烧穿。人类手摸芯片产生的HBM电压~2000~4000V，等效电容100pF、电阻1.5kΩ放电——你0.4V VDD的芯片，栅氧击穿电场11MV/cm，1.5nm栅氧的击穿电压才1.6V。2000V？直接轰成灰。」

萨支唐

「ESD防护的设计哲学是提供一条低阻泄放通路，让ESD电流从I/O引脚泄放到VDD/VSS，不经过内部电路。典型结构：①GGNMOS（栅接地NMOS，漏接I/O，ESD正脉冲时漏-衬底PN结雪崩击穿触发寄生NPN导通泄放）；②SCR保护（故意在I/O做一个寄生晶闸管，ESD时触发导通，导通电阻最低）；③二极管串/RC clamp；④电阻隔离。但ESD和性能是矛盾的——保护器件有寄生电容（fF~pF级），高频/RF电路不能容忍；保护器件面积要够大才能泄放大电流，但占面积——面积 vs 可靠性折衷。」

你在每个I/O上加了一个大GGNMOS——你想"越大越安全"。

萨支唐

「GGNMOS漏极接I/O，就是I/O的一个电容负载——C_gg~1pF的GGNMOS在10GHz时电抗16Ω，把RF信号直接短路。而且要做ESD窗口（ESD design window）：触发电压V_t1 > VDD+10%、V_t1 < BV_ox（栅氧击穿电压）、保持电压V_h > VDD（否则正常工作时latch-up）。窗口窄到只有1~2V，不好设计。」

静电煞冷笑：「你以为HBM一种就够了？CDM（充电器件模型）——芯片自己在生产线上摩擦带电，然后某一脚接地瞬间放电，从芯片内部打出来——比HBM更难防，因为电流从内部来，保护在I/O口也不一定护得住。」

萨支唐领你到隔间最后一面墙前——墙上贴满统计分布曲线：栅长L的正态分布（σ~2nm）、V_t的正态分布、线宽CD分布、套刻overlay分布、膜厚分布——

萨支唐

「工艺偏差（process variation）——ch17炉火神君讲过每个单步都有误差。串成100步的流程，误差累积。这就是'fast/slow typical corner'的来源：TT（typical-typical，性能典型）；FF（fast-fast，最快，漏电最大）；SS（slow-slow，最慢）；FS/SF（快N慢P/慢N快P，失配）。良率（yield）——所有偏差里，落在'能工作'窗口内的芯片比例。简单模型：Y = Y₀ × (1+A·D₀)^(-α)——D₀是缺陷密度，A是芯片面积，α是聚集因子。芯片面积越大，良率越低——这就是为什么大芯片（如GPU H100 814mm²）良率低、必须靠冗余修复；小芯片（chiplet）面积小良率高。」

萨支唐说完这些话，整个集成殿忽然安静下来。流程使的声音消失了——他不再念菜单。因为林舟走完了从衬底到M1的主流CMOS流程，还加了所有必要的"非菜单"步骤。

殿门后，一个身影缓步走出——那就是流程使本尊。

集成殿中央，一百级台阶顶端的正殿。殿内不是工台，而是一张巨大的流程图表浮在空中，像一张星图——每个节点是一道工步，连线代表先后顺序，线的粗细代表热预算/成本/良率影响。

流程使从图中走出来——身着黑白格子长袍（像光刻版），面容端正，表情平板，双手捧着一块长方形石片——是一份工艺菜单的石片（process-of-record, POR）。

流程使

「林舟修士。你走完了CMOS FEOL+BEOL M1流程。但是——」他手指一点，星图上你的路线被标红了十几处：「你在S2选择了Gate-Last，偏离教科书顺序；S3加了LDD和侧墙，增加3步；S4加了well tap+guard ring，增加2块mask；S6加了ESD保护，又增加2块mask。这不是'标准流程'——这是'你改的流程'。改流程有代价。」

「什么代价？」你问。

流程使

「mask数从1980年代的~10块到2000年~25块到现在先进工艺~80~100块mask——每块mask成本10~20万美元（EUV mask更贵，~100万~300万美元一块）。你多加的每块mask、多走的每步额外工艺，都在推升成本。而且多一步就多一次偏差源——复杂度是良率的敌人。我是流程使，守这集成殿五百年。我要你理解：流程不是你想加什么就加什么。教科书菜单不是'错误'——是'在当时节点，这个菜单最优'。」

萨支唐走上前——这一次他没有反驳流程使，而是对你说：「他说得对。工艺工程师的工作，不是'把所有能想到的防护全加上'，而是在性能/功耗/面积/成本/可靠性/良率之间找平衡点——PPAC+R（PPAC+Reliability+Yield）。」

流程使

「五百年前，我最初守这殿时，CMOS流程只有20步——N阱P阱、LOCOS、栅氧、多晶硅栅、源漏、铝金属。那时菜单简单。但每一代微缩，都要加新步骤——因为老步骤解决不了的寄生，逼出新步骤。LOCOS不够换成STI；SiO₂栅不够换成HKMG；铝互连不够换成铜大马士革；平面器件不够换成FinFET——流程越长，我越难守'标准顺序'这个概念。我最终发现——根本不存在'标准顺序'。我手里这块POR石片——不是真理，是'这一代节点试错之后，相对最好使的那一套'。」

你（意外）：「所以你不是要我'严格按菜单走'？」

流程使

「我要考验你的，从来不是'背菜单'——我要考验你的是：你知不知道什么时候该按顺序走、什么时候该偏离。」

他话未说完——整个集成殿剧烈震动！殿后那道写着"FinFET/先进器件"的暗门猛地被撞开，一道金色洪流从中涌出——不是敌人，是数据：晶体管数量/芯片、线宽、每门成本、功耗密度、时钟频率……数字洪流从门内喷薄而出，把星图冲得七零八落。

摩尔

「流程在变，但有一条规律五十年没变——集成电路上可容纳的晶体管数，每隔18~24个月翻一番。」

摩尔——八叛逆之一、摩尔定律提出者——在金色数据洪流中显形。他看着你，也看着流程使：「我的定律不是物理定律——是一条工程预期曲线。但到现在，'按老流程继续微缩'的路已经走不通了。流程使——ch19是先进制程，EUV、FinFET、GAA、CFET都在那等。但在送他过去之前——」

摩尔

「流程使要问你三问。你答对了，才算真的'百序成芯'。」

流程使举起石片，石片上浮起三个问题。

正殿中央，星图重聚。流程使站在星图中央，黑白袍子猎猎作响。闩锁幽灵和静电煞的影子在他脚边回旋（它们是流程的影子，永远在）。

第一击（taunt）：流程使石片一展，林舟面前出现一片做反了的晶圆——先做金属互连、再做源漏注入。金属在1000°C RTA里全部熔化流走，晶圆报废。

流程使

「这是'顺序错'的极端。但真正的陷阱不是这种明显错误——是看起来都对但热预算打架的错。」

第二片晶圆——Gate-First做的HKMG，经过1000°C RTA后，金属栅功函数漂移0.5eV，所有PMOS V_t从-0.3V变成-0.9V，反相器切换点严重偏移。「顺序对，但材料选择和热预算冲突。」第三片晶圆——完美做了所有步骤，但I/O没加ESD保护。人手一碰，栅氧打穿。「顺序对，材料对，但忘了'芯片要在真实世界活下去'。」

萨支唐

「回忆ch17炉火神君教你的——工艺是'可控的不完美'。工艺集成同理——不是所有该做的都做，而是在有限的mask数/热预算/成本里，选最关键的那些。」

第二击：流程使再展石片——第四片晶圆：双阱+STI+Gate-Last HKMG+LDD+侧墙+e-SiGe+RTA+salicide+PMD+W-CA+10层铜大马士革+low-k+ESD+guard ring+latch-up防护+密封环+scribe lane测试key……几乎加了所有能加的步骤。但这芯片良率只有13%——mask多到80块，工艺步骤2000+，每一步99.9%通过率累积良率=(0.999)^2000≈13.5%。

流程使

「这是'什么都加'的结果。复杂度本身就是税。」

摩尔

「1965年我在Electronics杂志写那篇文章时，芯片只有64个晶体管，工艺几步就够。我预测十年后会有65000个晶体管——所有人觉得我疯了。但这个预测之所以持续50年，不是因为工艺工程师加了更多步骤——是因为每一代新节点，工程师都会做减法：找出哪些步骤可以合并、哪些mask可以用自对准省掉、哪些结构可以用新物理绕过。自对准硅化物salicide省掉了硅化物光刻mask；自对准接触SAC省掉一块mask；SADP/SAQP用侧墙自对准代替一次光刻——好的工艺工程师，既是加法高手，也是减法高手。」

第三击：流程使最后一击——石片显示第五片晶圆：FinFET工艺，三维鳍片从硅表面竖起，栅把鳍片三面缠绕（tri-gate）。

流程使

「你以为流程的尽头是二维的？平面CMOS的流程到7nm就走不下去了——短沟道效应、漏电流、V_t波动——沟道太短短到栅压关不住漏电流。要继续摩尔定律，必须转三维——把器件竖起来。但三维器件的工艺，远比平面复杂——fin刻蚀、fin暴露、wraparound栅、source-drain epitaxy on fin——你的平面流程知识要全部重排。」

萨支唐

「回忆ch12——MOSFET的核心是栅控沟道。平面MOS栅只控制顶面一个面；FinFET栅控制fin的三个面，静电完整性好；GAA栅把纳米片全包围，四个面控制——这是ch19内容。但流程的本质没变：热预算、拓扑自约束、寄生必生——三铁律永远成立，不管器件是平面还是立体。」

流程使把石片竖在身前：「三问来了。」

正殿中央，星图化作环形竞技场。流程使端坐于星图中央，石片化为三条光带——每条光带是一个"工艺选择"场景。闩锁幽灵和静电煞在竞技场边缘游走（它们永远存在，无法消灭）。

流程使

「三问。每题四个选项，只有一个是真正的工艺智慧——不是'正确步骤'，是'正确妥协'。错一题，一道寄生影子侵入你本命石；三题都错，你的流程知识崩塌，退回ch17。」

本命石第十八痕"序纹"轮廓越来越清晰——是一个环形流程，但环上附着寄生影。

正殿中央，雌黄大盛。你端坐结印，本命石胸前悬浮，前十七痕齐亮，第十八痕正在显化。一百级台阶上每一级都亮起淡金光芒——那是你走通过的工步，但台阶上那些暗红寄生细线没有消失，只是被金色光圈在每一级旁边约束住。

莫比乌斯环符印融入本命的瞬间，你灵息涌遍全身——你感觉自己不只是"会做工艺"，而是"懂了为什么流程要这么设计"。

本命石上十枚新碎片围绕第十八痕亮起，形成一个微型莫比乌斯环。

萨支唐

「第十八痕——序纹。序者，秩序也、序列也。流程为环、寄生为影，环外有影——这就是集成的真义。正面是工艺步骤，背面是寄生与失效，两面永远连在一起，永远无法分割。你能做的不是把背面撕掉——而是让环的直径缩小，把寄生约束在可接受范围内。」

你接过印信，入手轻盈但质地坚实。雌黄金光流入经脉，你感觉自己的结丹气从第五层开始稳固——

摩尔

「1965年我画出那条曲线时，我只看到了'器件数量翻倍'——我没看到背后是每代工艺工程师做的万千妥协。孩子，ch19是先进制程，那里EUV在等、FinFET在等、GAA在等、摩尔定律的极限也在等。当你看到极限的时候，记住——极限不是终点，是下一次妥协与重构的起点。」

萨支唐

「结丹五层·百序成芯——你已到。下一层ch19·精微之门——先进制程与摩尔定律的极限。那里是结丹期最后一层——结丹六层·精微之极。过了那层，你就结丹圆满，进入元婴期——从'造一颗芯片'到'造一个系统'。」

你看向殿后FinFET暗门——门里有EUV的13.5nm真空光、FinFET的立体鳍片、GAA纳米片堆叠……但最深处，有一堵隐隐约约的墙——那是物理极限之墙，墙后面是什么，你还看不清。

「摩尔定律还能走多久？」你问。

萨支唐没有直接回答——他指了指序纹上的莫比乌斯环：「极限不是终点，是下一次重构的起点。」