器电路通
管子越大越快？面积大了、功耗大了、负载也大了。电压越高越快？功耗∝V²，散热吃不消。要学的不是'怎么做到最好'，而是'怎么在矛盾之间找到可接受的解'——这就是衡。
系统之城
穿过月白门后，眼前的世界完全变了——不再是工台、熔炉、刻蚀腔，而是一座白色之城。城中建筑都是晶体管级/门级/模块级的立体抽象：街道是互连线（银色/铜色），建筑是逻辑门（反相器、NAND、加法器、SRAM阵列），城市天际线是 CPU/GPU 芯片的多层金属堆叠（M1 到 M15 像立交桥）。城中心是一座高塔——系统之塔，塔身上刻着从器件到系统的尺度跃迁：nm→gate→cell→module→core→chip→board→system。
互连线泛铜光，逻辑门泛蓝光，远处能源核心有淡淡的暖橙色。整座城的背景是星空，星空中浮着 PPA 三个巨大的字母——Power 性能、Performance 功耗、Area 面积——元婴期的核心三角。
萨支唐
「林舟，结丹期我教你造器件、做工艺、走流程。到了元婴期，问题变了——不是'这个晶体管能不能做出来'，而是'做出来以后，100亿个这样的晶体管连在一起，能不能跑'。」
他指向城内那座高塔：「结丹期你的视角是截面视角——看一个晶体管的横截面；元婴期你的视角要变成系统视角——你要看到100亿管的协同、功耗密度、延迟瓶颈、信号完整性。」
钱玥
「我是钱玥——元婴期主导师。」她打开手中竹简，"权衡"二字浮起变成一架银色天平。她在天平上滑动 Delay/Energy/Area 三颗球，怎么摆都无法同时到最低。"管子越大越快？但面积大了、功耗大了、负载也大了。电压越高越快？但功耗∝V²。工艺越先进越快？但成本翻10倍、漏电涨100倍。你要学的，不是'怎么做到最好'，而是'怎么在矛盾之间找到可接受的解'。」
话音未落，延迟塔上飞下一道银光——延迟真君，银甲武将，手持一柄刻着"快"字的刀。他挥刀斩断一段互连街道——被加持的街道电流过大，电子互相推挤，反而堵得更厉害。钱玥冷笑："你看到了——单参数优化=最优，是幻觉。"
延迟真君大笑：「敢不敢上塔？六层六个延迟关——上得去，你便是元婴一层；上不去，'快'字刀教你做人。」
PPA 天平 · 权衡初体验
下注：钱玥手中天平上 Delay/Energy/Area 三球怎么摆都无法同时到最低——根本原因是什么？
0.69RC
延迟塔第一层。一间白色大殿，殿中央是一个巨型反相器模型——PMOS在上、NMOS下拉，输入 Vi 接栅，输出 Vo 接漏，输出端挂一个银色负载电容 C_L。旁边示波器显示输入输出波形。
延迟真君
「这是反相器。输入从0跳到VDD，PMOS关、NMOS开，输出从VDD放电到0。我问你——输出从VDD降到0要多久？」
钱玥
「提示——NMOS在放电过程中经历饱和区→线性区。工程上用平均电流近似+等效电阻：一阶RC电路从高电平放电到50%点的时间是 ln2·RC ≈ 0.69RC。」她在虚空中写出：t_pHL = 0.69·R_eq,n·C_L（高→低）；t_pLH = 0.69·R_eq,p·C_L（低→高）；平均 t_p ≈ 0.69·R_eq·C_L。R_eq≈1/[k(VDD-V_t)]·(L/W)，μ_p≈μ_n/2.5，所以 PMOS 宽度通常是 NMOS 的 2~3 倍以对称延迟。
延迟真君
「简单！0.69RC——我要快，就把 C_L 弄成 0！C_L=0，t_p=0！」
钱玥
「C_L=0？C_L 从哪来？你以为负载电容是谁装上去的？C_L = C_gate（下一级栅）+ C_diff（本级漏结）+ C_int（互连线）+ C_gd（米勒）——每一个都是物理必然。下一级管子越大，C_g 越大；做了源漏就有 C_diff；再短的线也有 C_int；开关翻转瞬间米勒倍增 C_gd。没有零负载——任何逻辑门的负载就是它要驱动别人的代价。」
延迟真君
「那我把自己管子 W 加宽——W加倍，R_eq减半，t_p不就减半了？」
钱玥
「W加倍，R_eq减半——但你自己的 C_gate 和 C_diff 也加倍了！前一级要驱动的电容变成2倍，前一级的延迟加倍。你一个门快了，但前一级慢了——系统延迟不一定改善，甚至可能恶化。这是本章第一个核心悖论——自负载效应：管子尺寸增加减小本级延迟，但增加前级负载。存在最优尺寸，不是越大越好。」
林舟一愣——他在结丹期从没这个视角。结丹期他只看一个晶体管，现在他要看到这个管和它的前后级。
钱玥补完传播延迟分解：t_p = t_p0（本征）+ t_p,load（负载）= 0.69·R_eq·(C_int + C_g,next)。扇出 FO 每增加1倍，延迟增加约一个 t_p0。工业常用 FO4 延迟（扇出4）作工艺度量：0.5μm~100ps，90nm~30ps，16nm~10ps，3nm~5ps。
反相器延迟实验台 · W加倍自负载
操作提示：① 拖 W 加倍看本级 R_eq 减半但本级 C_g 翻倍 ② 拖 C_L 分量（C_g/C_diff/C_int/C_gd）看每一项物理必然 ③ 把 W 拉到最大看前级延迟翻倍 → 刻痕
αfCV²
林舟踏入第二层，就被热浪推了半步——功耗殿。殿中央是能量计，三个指针分别标 P_dyn、P_sc、P_stat 同时狂转。殿壁是热像图，月白殿被高热染红——这是 ch19 能墙/Dark Silicon 的回响，但这次从器件-电路角度精确计算。
延迟真君
「你要快？快就得开关！开关就得充放电电容！充放电就耗能！你电压给高VDD，速度快——但你摸摸这墙——烫不烫？」
钱玥
「功耗分三个来源——① 动态功耗 P_dyn（充放电）：P_dyn = α·f·C_L·V_DD²，α 是开关活动因子（0~1，平均0.1），f 是时钟频率。② 短路功耗 P_sc：输入翻转时 NMOS/PMOS 同时导通的瞬态短路，P_sc = (1/12)·k·τ·f·(V_DD-2V_t)³，通常<10% P_dyn。③ 静态功耗 P_stat（漏电）：不翻转时亚阈值漏电 I_off + 栅隧穿 I_gate + 结漏电 I_junc，P_stat = V_DD·I_off,total。」
她写出总功耗：P_total ≈ αfC_LV_DD² + V_DD·I_off。"注意 P_dyn∝V_DD²——电压降一半，动态功耗降到1/4！这就是为什么 V_DD 从 5V（1980s）一路降到 0.7V/0.5V——降VDD是降功耗最有效的手段。但VDD下降，V_t如果不变，VDD-V_t裕度减小，I_on↓，t_p↑——速度变慢！"
延迟真君
「那VDD一直降！VDD降到0.1V，P_dyn是1.2V的(0.1/1.2)²=1/144——几乎不耗电！」
钱玥
「VDD<3V_t（~0.6~0.9V）时，电路进入近阈值/亚阈值区——电流不再是∝(V-V_t)²而是∝exp(q(VGS-V_t)/nkT)，延迟对PVT极度敏感，波动几个数量级，只能做极低功耗（医疗植入、IoT），做不了高性能CPU/GPU。」
延迟真君
「那我把V_t降到0？零阈值V_t=0，I_on大、速度快——」
钱玥
「V_t=0，VGS=0时I_off=I_on（亚阈值电流已很大），关态关不断——CMOS'静态不耗电'的优势消失，P_stat 暴涨到 P_dyn 同量级，散热崩、电池撑不过10分钟。所以低功耗芯片用多V_t策略：HVT（漏电极慢）、SVT、LVT（快漏电大）、SLVT——关键路径用 LVT，非关键路径用 HVT 省电。」
延迟真君看到热像图，第一次不是喊"快"，而是皱了眉——"快"的代价第一次具象化。但很快他又振奋："第三层我让你看看，什么叫'真正的速度'——f_T、f_max、射频。"
功耗三源实验台 · VDD/V_t 极限
操作提示：① 拖 VDD 从1.2V降到0.1V看P_dyn按V²降但亚阈值区延迟爆炸 ② 拖 V_t 到0看I_off=I_on关态失效、P_stat暴涨 ③ 看热像图从局部红到全红 → 刻痕
f_T / f_max
第三层——高频殿。殿内不是数字方波，而是模拟正弦波、射频载波。空中飘着 S 参数曲线、Smith 圆图、f_T 和 f_max 的截止频率曲线。射频光泛紫色。
延迟真君
「数字延迟是0到1的充放电时间——但这是大信号。射频/模拟小信号，MOSFET作为放大器，它的增益到什么频率就没了？」
钱玥
「引入 MOSFET 的 RF 小信号模型——小信号下 MOS 线性化成跨导 g_m、输出电阻 r_o、电容 C_gs/C_gd/C_db、栅电阻 R_g 等集总元件。两个关键截止频率：① f_T（电流增益|h21|降到1）：f_T ≈ g_m/(2π(C_gs+C_gd))，代入饱和值 f_T≈3μ(VGS-V_t)/(4πL²)——∝1/L²！L缩小到1/√2，f_T加倍。② f_max（单向功率增益降到1）：f_max ≈ f_T/(2√(R_g·g_ds))——还和栅电阻 R_g、输出电导 g_ds 有关，所以 RF MOS 要做多叉指栅减栅阻、做 salicide、做应变硅提升 g_m。」
延迟真君
「f_T∝1/L²，那我把L缩到最小，f_T到THz！」
钱玥
「短沟道效应：L缩到20nm以下，速度饱和（v_sat~10⁷cm/s）——g_m不再∝(VGS-V_t)/L²而是∝W·C_ox·v_sat，f_T不再∝1/L²而是饱和到~300~500GHz（Si）；要更高频率必须换材料（InP HBT、GaN HEMT、III-V HEMT f_T>1THz）。而且 f_T 高不等于电路能工作到 f_T——RF电路通常工作在0.1~0.3 f_T。」
Bob Widlar
「数字工程师以为'1开关0'就完事——模拟/RF工程师知道，0和1之间的那个区域，才是最难的。」（μA702/μA709/μA741/LM系列设计者，模拟IC天才）
延迟真君在 f_T 曲线前沉默了——他之前只看大信号延迟，没看清高频下寄生电容和栅电阻才是瓶颈。
钱玥
「到第四层——你理解了单个门的延迟/功耗/频率，但芯片里不是一个门，是几亿个门连在一起。你得会算一条路径的总延迟——逻辑努力。」
f_T 曲线实验台 · L缩放→速度饱和
操作提示：① 拖 L 从1μm缩到3nm看 f_T 先按1/L²上升 ② 到20nm以下速度饱和f_T卡在~300-500GHz ③ 拖出R_g看 f_max 受栅阻限制 → 刻痕
d = gh + p
第四层——逻辑殿。殿中央是一条反相器链：输入→I1→I2→...→N→输出驱动大电容。墙刻着 Sutherland（逻辑努力方法发明者，1988）的名言："The fastest path is not the one with the biggest transistors."
延迟真君
「要驱动一个1000倍的大电容（FO=1000）——简单！把最后一级管子做1000倍宽，一次驱动！快！」
钱玥
「让他试——最后一级 W=1000倍，但前一级是最小尺寸。信号到倒数第二级驱动最后一级时，倒数第二级的延迟=1000·t_p0！信号卡在倒数第二级动不了。单级大管子不解决问题——整个路径上每一级都要尺寸递进。」
钱玥
「反相器链驱动大负载 C_L，每级尺寸放大 f 倍，N级后总增益 F=f^N。总延迟 D=N·f·t_p0。求 D 对 f 最小——f=e≈2.718时 D 最小，N=ln(F)。实际 f≈3~4倍/级最快——这就是 FO4 最优扇出。F=1000 时 f=4、N=5级最优，总延迟=5×4×t_p0=20·t_p0，比单级1000·t_p0 快50倍！」
她再引入逻辑努力（Logical Effort）方法（Sutherland 1988）：不同门的"难度"不同——反相器最简单 g=1；NAND2 g≈1.33（NMOS串联加倍宽度）；NOR2 g≈2（PMOS串联，PMOS迁移率低要2.5倍）——NAND 比 NOR 快，所以 CMOS 设计里 NAND 优先。门的延迟 d = g·h + p（g=逻辑努力，h=电气扇出，p=本征寄生）；路径总延迟 D=Σ(g_i·h_i) + Σp_i，最优解每级 stage effort 相等。
延迟真君
「那我级数无限多——N→∞，每级f→1，总延迟→∞·1→……等等，是 N·f=N·F^(1/N)，当N→∞时D是多少？」
钱玥
「N→∞时 f=F^(1/N)→1，D→∞——因为每级有寄生 p，级数多寄生多。寄生延迟是级数增加的代价。最优级数 N=ln(F/p_ratio) 附近。」
Ivan Sutherland
「The method of logical effort is the key to designing fast CMOS circuits.（逻辑努力是设计高速CMOS电路的钥匙）」——有时候为了路径更快，要把某些管子做小一点，这就是尺寸优化。
延迟真君脸色变了——他一直以为"管子越大越快"，没想到路径延迟有数学最优解。他的"快"字刀上出现了第一道裂纹。
反相器链实验台 · f=e 最优级比
操作提示：① 拖每级放大倍数 f 看总延迟 D=N·f·t_p0 曲线 ② 找到 f=e≈2.718（实际f≈4）时 D 最小 ③ 切换 NAND2/NOR2 看 g 值差异 → 刻痕
统计思维
第五层——波动殿。殿中央不是反相器，而是10000个反相器阵列，每个参数略有不同。示波器显示10000条波形——有的快、有的慢、有的根本不切换。叠加形成"云带状"概率分布而不是锐利曲线。殿角有一台低温舱，泛白霜。
延迟真君
「设计按典型参数 TT corner 算好了就好——为什么要考虑波动？」
钱玥
「真实情况比 5-corner 复杂——① 全局工艺偏差：整片晶圆 L/V_t/t_ox 偏（corner 模型 TT/FF/SS/FS/SF）。② 局部随机失配：相邻两管 V_t 差 σV_t∝1/√(WL)——Pelgrom 定律：A_Vt/√(WL)，A_Vt≈1-3mV·μm，管子越小失配越大。③ 电压波动：VDD±10% IR drop + di/dt 噪声。④ 温度波动：-40°C→125°C；强反型高温延迟变慢，亚阈值区温度反转。」
"你设计的延迟，不是一个数——是一个分布。必须在 SS corner + 低电压 + 高温（最慢）也能跑在目标频率；在 FF corner + 高电压 + 低温（最快）保持 hold 时间不违例。所以加时序 margin、加 OCV/AOCV 分析。"
延迟真君
「那把所有芯片都泡液氮里，速度飞、漏电少——」
钱玥
「低温舱——77K（液氮）、4K（液氦量子计算）：μ_n↑5~10倍、v_sat↑30%、金属互连电阻降~5倍、SS 从60mV/dec 降到~15mV/dec！V_t 可以大幅降低仍保开关比。但 V_t 绝对值增大需重调离子注入；4K以下杂质冻析（freeze-out）部分掺杂不电离；设计库全部重 Characterization。冷却系统本身功耗 50~100W/cm²——手机/PC用不了，但数据中心、量子计算控制芯片、卫星、超导计算机有用。低温不是万能药，是特定场景的工具。」
第五层过。钱玥："第六层——顶层。延迟真君，你的'快'字幻觉在这最后一层要彻底破。"
PVT 波动 + 低温舱 · 四面板
依次点击：① PVT corner 扫描（TT/FF/SS×温度×电压）② Pelgrom 失配（拖 WL 看 σV_t）③ 低温舱（拖温度到77K看 μ↑SS↓）④ 统计思维小结。
衡天台
延迟塔顶层——衡天台。圆形平台，台中央立着钱玥那架银色天平。平台周围是系统之城全貌。天台边缘刻 Delay/Energy/Area——PPA三角。月白主色+天平银辉。
钱玥
「这是元婴期的核心真相——多目标优化。你不能让延迟、能量、面积同时最优。要快就得耗能耗面积；要省电就得慢；要小面积就得牺牲性能和良率。必须有一个度量（metric）来加权。」她在天平一端放 Delay，另一端放 Energy，怎么摆都无法让三端同时到最低。
钱玥
「三个常用度量：① PDP（Power-Delay Product，能量/开关）：PDP≈P_dyn·t_p≈0.69αCV²，低=单次开关节能。② EDP（Energy-Delay Product）：EDP=(1/2)CV²·t_p，同时惩罚能量和延迟，适合高性能+能效综合优化。③ ED²P对延迟惩罚更重。服务器CPU/GPU用 EDP；IoT/植入医疗用 PDP/E_min；超算用 EDP+散热约束。」
钱玥
「再看 DTCO（Design-Technology Co-Optimization，设计-工艺协同优化）——ch17-19 讲工艺（L/t_ox/V_t/Fin_W），本章讲设计（W/L、V_DD、V_t、尺寸级数、拓扑）——DTCO 就是两者一起优化。CPP（栅节距）和 MMP（M1节距）是工艺给的硬参数；标准单元用 3-track/6-track/9-track 高度是 DTCO 选择——track 少面积小但布线拥塞性能差，track 多性能好但面积大。TCO（Technology-Circuit Co-Optimization）是工艺-器件-电路三层协同。」
钱玥让林舟亲手拖动 PPA 天平上三颗球——Delay/Energy/Area——无论怎么摆都无法同时到最低。林舟第一次直观地感受到"多目标优化没有唯一解"。
PPA 天平 · EDP/PDP 度量选择
操作提示：① 拖 PPA 三球看怎么摆都无法同时到最低 ② 切换 PDP/EDP/ED²P 看不同应用选不同度量 ③ 看 DTCO track 高度对面积/性能的权衡。
硅渣熔毁
延迟真君终于爆发——他挥刀向天，声音带着恼怒：
延迟真君
「我不信！什么权衡——只要我把所有参数都调到极致：L最小、VDD最高、V_t最低、W最优、f_0最高、铜互连用银替代、冷却用液氮、FinFET换GAA、EUV做到极限——我就是快！为什么不能快！」
他这一刀斩下——整座延迟塔为之一颤。系统之城的街道上，"电子"们在巨大 VDD 驱动下狂奔——但是——
- 电力核心（VDD regulator）承受不住电流——"砰"一声炸裂
- 互连线在巨大电流密度下（>10⁷A/cm²）触发电迁移，铜线断裂
- 芯片温度飙升到200°C，本征载流子浓度 n_i 超过掺杂浓度，PN结失效、闩锁触发
- VDD=5V、V_t=0、L=3nm——栅氧直接隧穿，I_g 和 I_off 合起来比 I_on 还大，晶体管根本关不断，0和1混在一起，输出是一片噪声
延迟真君的"最快"芯片变成了一片熔毁的硅渣。他站在熔渣上，银甲暗淡，刀上"快"字开裂。
延迟真君
「这……这不可能——我把所有参数都调到最快了——」
钱玥
「这就是'快'字幻觉的终极崩塌——没有任何一个真实系统是按单参数最大化设计的。你刚才做的，叫热失控 + 电迁移烧毁 + 栅氧击穿 + 闩锁触发 + 关态失效——所有你结丹期学过的失效机制同时发作。」
"真正的工程师——"她指了指台下城市中那些安静运行的芯片，"那些跑着的芯片，没有一个是'最快'的。它们是恰够快——快到能满足任务，又不把自己烧毁。这就是权衡。"
林舟看着熔毁的硅渣，忽然想起结丹期每一位 Boss 教他的——互补阴阳使"噪声容限是为偏差留的余量"；线性圣手"理想线性不存在，负反馈是用增益换稳定"；遗忘灵君"遗忘是热力学必然，刷新是代价"；炉火神君"精度是可控的不完美"；流程使"流程是约束下的妥协环"；微缩老人"极限是墙也是门"。
所有结丹期的教训，汇聚成一个字——
「衡。」林舟说。
五重失效 · 同时发作
延迟真君把所有参数调到极致的代价——点开每一张看失效机制。
银甲剥落
钱玥的天平忽然自己平衡了——不是三端都到底，而是三颗球 PPA 在天平上找到一个微妙的平衡位置，天平稳定不摇。
延迟真君看着熔渣，又看了看天平——银甲开始剥落，露出里面月白的内衬（和钱玥同色）。他手中的"快"字刀熔成银色液体，液体流到天平上，化为一个小砝码——砝码上写着"τ"（时间/延迟），成为天平上"Delay"那端的精确重量。
延迟真君
「我守这延迟塔多少年……一直以为快是刀、是力、是无坚不摧。没想到快是砝码、是重量、是天平上的一端——永远要和另一端的'省'和'小'平衡。」
他向林舟抱拳："小娃娃——不，林修士。你悟了。"
钱玥
「延迟真君已悟，但三问尚未正式印证——他要再问你三个问题，确认你真的掌握了六层所学。三问不在'打败'，在'印证'。从今天起，他不叫'延迟真君'——叫延迟之灵，做你这元婴期的'延迟度量衡'。」
天台中央，天平前。延迟真君已转变为"延迟之灵"——不再是偏执的武将，而是一位冷静的度量衡守护者。月白+银辉+城景。Boss 战前的压抑消散，代之是悟道后的清明。
延迟之灵取出天平上的 τ 砝码，递向林舟——"三问。答对，这枚砝码归你本命石；答错……老夫这刀虽已熔，但量度之心仍在。"
度化曲线 · 快字刀→τ砝码
观察延迟真君"快"字刀熔解的曲线——银甲→月白内衬→τ砝码的度化过程。
延迟之灵三问
天台中央，天平前。延迟之灵已不再是偏执武将，而是冷静的度量衡守护者。月白+银辉+城景。三问不在"打败"而在"印证"——延迟之灵要用三个数值/概念题，验证林舟是否真的掌握了六层所学。
延迟之灵
「林修士。三问——答对，老夫这枚 τ 砝码归你本命石；答错，你的'衡'字只是嘴上功夫。三问之中，每一问都是六层延迟塔某一层的精华——你亲手验证过的，现在用算式印证。」
第一问·尺寸之问——逻辑努力数值题：FO=1024 大负载，f=4 最优，几级？总延迟多少？
第二问·功耗之问——V²降但漏电暴涨：VDD 从1V降到0.7V，I_off 升3倍，新功耗多少？
第三问·终极之问——设计的本质：VLSI 电路设计的本质是什么？
三问印证——答错一题，延迟之灵的银辉会暗淡一分。你手里唯一的武器，是六层延迟塔亲手验证过的每一步——t_p=0.69RC、P=αfCV²、f_T、d=gh+p、PVT、EDP。
衡纹初成
延迟塔顶层观城台。系统之城全貌展开——林舟站在城顶，第一次以"系统视角"看芯片。月白之光覆满本命石。本命石上第二十痕正在显化。
Boss 三问通过，林舟结印收功。延迟之灵化为一道银光飞入林舟本命石——但不是 Boss 被消灭，是 Boss 成为林舟的"衡器"。
本命石上 22 枚新碎片围绕第二十痕亮起——K20-01（传播延迟方程）到 K20-22（TCO 工艺器件电路协同）——从 t_p=0.69RC 到 EDP/DTCO，每一枚都是六层延迟塔某一层的精华。
第二十痕「衡纹」——一架银色小天平，左端"快"字、右端"省"字，指针在正中。天平底座刻 PPA 三字（Power/Performance/Area），横梁上有小刻度（EDP/PDP），指针可微动但永不大幅偏斜——象征"恰够快/恰够省/恰够小"的工程权衡。天平一端放着一颗小晶粒——那是延迟之灵的居所，随时可唤醒。
钱玥
「衡纹奥义：快不是极致，省不是极致，快省恰配才是道。权衡不是妥协，是工程的最高智慧。」
钱玥为林舟系上元婴袍——月白道袍取代雌黄结丹袍，袍上无具体器件图案，只有抽象的 PPA 三角和银色天平纹。
钱玥
「元婴一层·器电路通达成。你现在能把器件参数映射到电路延迟和功耗——这是从器件到系统的第一座桥。但是——你本章算的延迟全是门延迟，假设 C_L 只是下一级栅电容，互连 C_int 是附加的小项。这在 0.5μm 节点是对的——那时门延迟是主，互连延迟只占10%。」
她手一挥，城中的时间快速流转——工艺节点前进，门延迟缩短，互连线越来越窄越来越长……
钱玥
「到 130nm 节点，互连延迟已经和门延迟持平；到 7nm 节点，全局互连延迟是门延迟的 10~100 倍。一根1mm长的 M9 铜线 RC 延迟~200ps，而门延迟才5~10ps。真正决定系统频率的，不再是管子快慢——而是导线快慢。」
延迟之灵
「而且我要告诉你一个坏消息——我一直以为自己是'延迟之王'，可到了互连的世界，我才发现我只是门的延迟，互连的延迟比我大得多。走——去看看。」
林舟望向那条最宽的铜色大道——大道尽头能看到电迁移产生的空洞、串扰的电光、IR 压降造成的信号灯昏暗……那是 ch21 的战场。月白之光更盛。林舟走下延迟塔，踏入系统之城的街道。从今天起，他不再是一个炼芯片的修士——他是一个建系统的工程师。
22碎片归位 · 衡纹圆满
22枚碎片（K20-01~K20-22）从衡纹中心射出，依次嵌入本命石衡纹周围。点击或等待自动归位。
本命石新痕： 衡纹（第二十痕）
【ch20 器电路通 · 完】
【ch21 片上传脉 · 预告：互连延迟反超门延迟10~100倍——电迁移、串扰、IR drop、时钟分布，互连世界比器件复杂百倍】