片上传脉

台上押注的两条曲线不是美术，是两条 scaling 律的对决。门延迟随节点缩小按 √(节点) 一路下坡：250nm 约 80ps，7nm 约 13ps——每代工艺工程师都在吃这碗饭。导线却反着走：金属截面缩小让单位长度电阻上升，而全局导线的长度不缩（芯片面积不缩反涨），RC 逐代变差。两条曲线在 130nm（2001 年前后）交叉，此后互连反超——按台上模型，7nm 处互连/门延迟比 ≈19 倍。交叉点两侧的物理分工要分清：局部导线随模块缩小而变短，RC 不涨反跌（短线救了它）；全局导线（时钟干线、跨模块总线）长度锁死在芯片尺寸上，只能靠上层宽厚金属+repeater 硬扛。这就是 Mead 反 scaling 定律的完整含义：器件按比例缩小一切变好，导线按比例缩小只是局部变好、全局变差——从 130nm 起，决定芯片主频的权杖从「门」移交给了「路」，全局链路延迟预算也从可选项变成了签核（sign-off）必查项。（Rabaey Ch4）

一根导线的电容有两个来源，段落里 C=C_gnd+C_c 不是账面拆分而是几何必然：对地电容 C_gnd≈ε₀κ·W·L/h（导线底面对衬底的平行板）+边缘分量（电力线从侧壁绕出去，W 与 h 同量级时边缘项可达平行板的一半）；耦合电容 C_c≈ε₀κ·T·L/s（侧壁对相邻导线，T 是线厚、s 是线间距）。纳米节点的判决性事实：W≈20nm 与 s 同量级，而 T（40nm）远大于 W——侧壁面积反超底面面积，M1 层 C_c 占总电容 60~80%，「耦合主导」就是这么算出来的。后果沿三条线展开：串扰（S3 的侵略者正是经 C_c 注入电流）、功耗（S5 的 P=αCV²f 里每一份 C 都要充电放电）、以及降 C 的全部工程努力（低 κ 介质、空气隙，见 S3 两枚 kbox）。数值感：κ 从 SiO₂ 的 3.9 降到 ULK 的 2.2，同几何电容直降四成以上——比把线画细有效得多。（Rabaey Ch4）

R=ρL/(WT) 是欧姆定律的几何换装，工程上拆成方块电阻用：R_s=ρ/T，R=R_s×(L/W)。铜的体电阻率 ρ=1.68μΩ·cm，T=40nm 时理论 R_s=0.425Ω/sq——但本章推导量出的是 ~1Ω/sq，差出来的 2~4 倍来自三笔「纳米税」：①表面散射——电子平均自由程 ~39nm 与线宽 20nm 同量级，边界碰撞不再可忽略；②晶界散射——细线里晶粒尺寸受限，跨晶界的电子被额外散射；③阻挡层——铜需要 TaN/Ta 防扩散层（几 nm 厚、电阻率远高于铜），有效导电截面被吃掉一块。这三笔税随节点缩小只会更重——7nm 以下细线有效 ρ 可达体值的 3~5 倍。换材料？银的体电阻率 1.59μΩ·cm 只比铜低 ~5%，纳米税一收差距更平——对话里「换银不通」的量化出处。真正降 R 只有两条路：上层金属加宽加厚，以及用 Co/Ru 衬垫把阻挡层做薄。（Rabaey Ch4）

电感是电流回路磁通的度量：片上导线 L≈μ₀L·ln(h/W)/2π，量级 0.5~1nH/mm。要害在频率：感抗 ωL 随 f 上升而 R 不变——频率高过某临界值后 ωL 与 R 可比，导线从一阶 RC（指数爬升）变成二阶 RLC（振铃、过冲，特征阻抗 Z₀=√(L'/C')）。片上绝大多数信号线到不了这个频率：以量过的 M1 线为例，R'≈50Ω/μm，而 3GHz 下 ωL'≈0.02Ω/μm——差三个数量级，R 把振铃阻尼得干干净净。这就是「L 被 R 阻尼掩盖」的完整含义：不是 L 不存在，是它的作用被耗散吃掉了。例外集中在三类：宽厚全局线（R 低一个数量级以上，ωL 开始追上）、电源网格（di/dt 噪声 L·di/dt 直接进入 S4 的动态 IR drop 账本）、高速 I/O（返回路径远、回路面积大）。判据一句话：比较 ωL 与 R 的大小，工程上常用临界频率 f_crit=R/(2πL) 估算——过了这条线，RC 模型必须升级为 RLC。（Rabaey Ch4）

集总模型把整根导线压成一个 R 串一个 C：t_p=0.69RC（50% 延迟，0.69=ln2）。它的适用边界正是 S2 实验台上 10ps 局部底线与分布曲线的交点（约 50μm）：线长在几十 μm 内时导线延迟是 ps 级、远小于门延迟，把分布网络当作一个 R 一个 C 看没有任何损失。线长超过百 μm 后电荷逐段充放，0.69RC 开始系统性失真——方向是高估：均匀分布线的真实 50% 延迟是 0.38RC（R、C 取全长总量），集总值偏大八成。数值对比一眼看清：1mm M1 线 R=50kΩ、C=0.2pF，集总算 6.9ns、分布算 3.8ns——S9 第一问的干扰项 A 正是拿 0.69RC 坑人。使用纪律：先估导线 RC 与信号上升时间之比，差一个数量级以上才许用集总；带分支的短网络升级为集总 RC 树，用 Elmore 路径求和（K21-06）。模型是省算力的近似，不是免费的真理。（Rabaey Ch4）

把导线切成 Δx 小段，每段 R'Δx 串 C'Δx——对节点写基尔霍夫定律，Δx→0 得 ∂V/∂t=(1/(R'C'))·∂²V/∂x²：扩散方程，与热传导方程同构，不是波动方程。两个直接推论：①没有波速——信号不是「飞行」而是像墨水在纸里洇开，阶跃响应是误差函数 erfc 形的缓坡，正是台上示波器画的那种山坡；②50% 延迟 0.38·R'C'·L²，与长度平方成正比——长度翻倍延迟翻四倍，把游标从 100μm 拖到 200μm 看到的就是这条二次曲线。手算 S9 第一问：R'=50Ω/μm、C'=0.2fF/μm、L=1mm：0.38×50kΩ×0.2pF=3.8ns——比 7nm 门延迟（~13ps）大近 300 倍。为什么不是波动方程？因为片上导线不存在电感主导的频段（K21-03），电磁能量随走随耗——RC 线是「有阻尼无反射」的极限。L² 灾难唯一的结构性解法是打断它：repeater（K21-16）。（Rabaey Ch4）

Elmore（1948，本为电路网络分析发明）给 RC 树一个一阶矩近似：节点 i 的延迟 τ_i=Σ_{k∈path(i)} R_k×C_downstream(k)——沿根到 i 的路径，每段电阻乘以其下游全部电容，逐段求和。用台上 Elmore 树点 n3 验算：路径 root→n1→n3，段 n1 的 R=5 带下游电容 C=3+2+1=6，段 n3 的 R=4 带下游 C=1：τ(n3)=5×6+4×1=34——点击节点读数对得上不是巧合，是求和规则本身。均匀长线是它的连续极限：一阶矩 τ=0.5·R'C'·L²（50% 延迟系数 0.38~0.4，两套系数各有定义，别混用）。Elmore 的地位：不是精确解，是「一次遍历算完一棵树」的工业级快算——静态时序分析里几十万节点的时钟树不可能每条都解扩散方程，Elmore 就是互连延迟的默认近似。S8 第一关组装的正是这条公式——路径求和，不是 0.69RC，也不是 0.38R'C'L²。（Rabaey Ch4）

Bakoglu（1985）的解法结构极简：既然延迟 ∝L²，就把长线切成 N+1 段，段间插缓冲器重新驱动——每段延迟 ∝(L/(N+1))²，总和被压到 ∝L²/(N+1)；代价是每个 repeater 自带一段固定延迟。两者相加取极小：最优级数 N*≈√(0.4R'C'/(0.7R₀C₀))·L（R₀C₀ 为驱动器本征延迟积），最优总延迟 D_opt≈2.5√(R₀C₀·R'C')·L——L² 变 L，线性。台上数值演练：1mm M1 线裸走 3.8ns；按每级 20ps 的驱动器，N*≈13，优化后约 0.53ns——七倍改善，但仍回不到 10ps 底线，这正是全局信号要走上层 M10 胖线（R' 低两个数量级）的理由。把 N 拖过最优看反噬：太密时缓冲器自身延迟主导（面积、功耗、漏电同步爆炸），太疏时 L² 回归——凸函数的最优是算出来的不是拍的。账本另一面：先进节点 repeater 占布线资源与芯片面积 ~10% 量级，每个都吃 CV² 能量（S5 的功耗账与此挂钩）。（Rabaey Ch4）

串扰的物理入口就是 K21-01 的 C_c：侵略者跳变 dV/dt，经耦合电容在受害者上注入 I=C_c·dV/dt。受害者静止时这是毛刺（glitch）——台上示波器画到 30% VDD，足以让下游锁存器误采样一个假数据。更阴的是动态延迟（crosstalk-induced delay）：受害者自己也在跳变时，耦合的有效电荷取决于两者相对方向——反向跳变等效耦合电容 ×2（Miller 效应：两导体间电压差的变化率翻倍），同向跳变等效 ×0——延迟在 ±30~50% 区间随邻线数据图案摆动。时序从此不是定值而是数据的函数，这正是「静态时序分析必须做耦合感知分析」的物理理由。电感耦合（互感串扰）在电源网格与高速总线同样存在，随频率上升而加重。对策分四层：拉开间距（面积翻倍不现实）、屏蔽（关键线两侧加地线，把 C_c 换成对地电容）、相邻层正交布线（消除平行长线）、换介质（低 κ/空气隙直接砍 C_c，见下面两枚 kbox）。（Rabaey Ch9）

C∝κ 是平行板方程里最直白的杠杆：κ 从 SiO₂ 的 3.9 降到 2.2，同几何电容直降四成以上。路线图是一条材料谱系：FSG（掺氟硅玻璃，3.7）→ SiCOH（碳掺杂氧化硅，2.5~2.7）→ 多孔 ULK（在 SiCOH 骨架里造纳米孔，2.2~2.4）。孔隙的物理本质：空气 κ=1，掺孔隙就是在分子尺度掺空气——κ 想低于 ~2.2，孔隙率必须超过 30%。代价清单同样物理：①机械强度——多孔材料模量骤降，CMP 磨削与封装应力下开裂（线夫人「在我铜道之间挖洞」的抱怨非虚）；②导热——ULK 热导率不到 SiO₂ 的一半，焦耳热更难散走，而温度每升 ~10°C EM 寿命减半（与 K21-11 直接耦合）；③吸潮与等离子体损伤让 κ 漂移、可靠性退化。所以低 κ 是分层使用的：关键层用 ULK，普通层退回 SiCOH——又一次分层设计的逻辑。（Plummer Ch11）

空气隙是把低 κ 逻辑推到极限：不再往介质里掺空气，而是直接在铜线之间留下空气/真空沟槽——κ=1.0，介电常数的物理下限。IBM 2007 年宣布的量产方案用自组装材料（嵌段共聚物自组织成纳米点阵）定位牺牲层，刻蚀移除后留下空隙，C_c 降约 30%。工程难题全是「洞」带来的：机械上，空隙上方的介质层在 CMP 与键合应力下易塌陷，因此只能做在特定关键层、且槽宽必须小于失效阈值；热学上，空气热导率 0.026W/(m·K)，只有 SiO₂ 的约五十分之一，散热路径被掐断，EM 寿命进一步吃紧；工艺上，刻蚀选择比、残留物、良率层层加税。这是本章反复出现的结构：每一代「降 C」的收益都伴随可靠性/机械/热的新账单——没有免费的电容。它与低 κ 的分工：低 κ 是全域铺开的基础手段，空气隙是关键层的尖刀。（Plummer Ch11）

电源不是理想源：从 C4 bump 到每个晶体管，VDD 要穿过一整张 RLC 电源网格。静态账：平均电流 I 在网格电阻上产生 I·R 压降，典型占 VDD 的 3~5%；动态账更狠：核从 idle 跳到 active 的电流瞬变 di/dt 在回路电感上打出的 L·di/dt 瞬态压降可达 5~10%——台上病历里 0.8V 远端跌向 0.6V（−25%）是两者叠加的极端视图。后果链：有效栅压下降→驱动电流降→门延迟上升（延迟对电压的敏感度约 2~3% 每 1% 电压）→建立时间违例→跑不到目标频率，极端时直接功能错误。对策四件套：decap（局部去耦电容垫平 di/dt）、电源网格加宽加厚（降 R，但与信号线抢布线资源）、bump 加密（倒装芯片缩短电流路径）、背面供电 BSPDN（把电源网整体搬到晶圆背面，正面让给信号——ch19 提过的路线图延伸）。IR drop 是签核必查项：每个工艺角、每种工作负载都要仿真过一遍。（Rabaey Ch9）

电流密度 J 超过 ~10⁶A/cm²（先进节点 2~5MA/cm²）时，定向漂移的电子把动量转移给金属原子——「电子风」。铜原子被从阴极吹向阳极：阴极端原子流失成空洞（void，断路），阳极端堆积成小丘（hillock，短路）。EM 的恶性在于正反馈：空洞→局部截面缩小→局部 J 更大→损伤加速——不可逆、会自我加速。寿命的定量模型是 Black（1969）：MTTF=A·J⁻ⁿ·exp(E_a/kT)，n≈1~2（铜典型 1~1.5），E_a 是原子扩散激活能（铜以晶界/界面扩散为主，~0.9eV）。指数项就是 10 度法则的来源：E_a=0.9eV、100°C 附近，T+10°C 寿命减半——手验：exp[0.9eV/k×(1/378−1/388K)]≈2.0。三问第二问即此：J=2MA/cm²、T=105°C，MTTF 掉到约 1 年——所以设计规则强制限制 J、capping 层（Co/Ta）提高界面扩散激活能、bamboo 晶粒让扩散路径断头。EM 无法消灭，只能用设计余量把它管理到「10 年寿命」。（Rabaey Ch9；Sze Ch6）

P_dyn=α·C·V²·f——每个周期给电容充放电荷 αCV²，其中一半耗散在驱动网络的等效电阻上；要害是这份能量与 R 无关——R 只决定信号慢不慢，不决定费不费电。时钟是这条公式的极端样本：α=1（每周期必翻转），且它的 C 连到每个触发器的 CLK 端——全芯片最大的单笔电容。数值手感：0.8V、3GHz 下，一条 1mm 时钟支路 C≈0.3pF：P=1×0.3pF×0.64×3GHz≈0.58mW；一颗大芯片有成千上万条支路再加 repeater，时钟网络整账几 W 到十几 W——占芯片总功耗 30~40%，全局互连+时钟+repeater 合计 40~60%，台上账本与此一致。V² 项指明杠杆排序：降电压收益平方（DVFS）、降翻转率次之（Clock Gating 砍 α，典型省 30~40%，ch22 展开）、降频只有线性收益还牺牲性能所以排最后。心跳是芯片最贵的一笔开销，而且它花的钱大半花在「连线」而非「门」上。（Rabaey Ch4）

NoC 的物理动机正是本章主线：共享总线是一根挂满模块的长导线——电容随主设备数线性上涨、一次只允许一对主从通信、仲裁延迟随规模恶化——多核时代它先于导线物理先死。Dally 等人（2000 年前后；教材 Dally & Towles 2004）把计算机网络抽象整个移植片上：路由器+短链路替代长总线——关键在于 NoC 的每一段链路都是短局部线，可以激进 repeater 化甚至流水化，全局通信被分解成多跳的局部通信——这正是对抗导线反 scaling（K21-07）的架构级答案。组件三件套：拓扑（Mesh 规整易扩展、Ring 布线最省但延迟按直径涨、Torus 带宽大绕线贵）、路由（XY/维序确定性好验证不死锁、自适应绕拥堵）、流控（Wormhole 蛀洞式逐 flit 传占用缓存少、VCT 虚切通可整包缓存）。路由器典型 5 级流水，~2-4 cycle/hop。度量口径随之换装：延迟以 cycle 计、功耗以每 bit 计、面积以 mm² 计——Dally 台上那句话的出处。（Dally & Towles；架构深入见 CS 手册）

硅在波长长于 1.1μm 时透明——这给了「用 CMOS 造光路」的物理许可。硅光子学（Soref 1980 年代奠基）的元件四件套：Si/SiO₂ 波导（折射率 3.48/1.44，450×220nm 条形截面即可强约束光场）、调制器（载流子耗尽型马赫-曾德干涉仪或微环，把电信号搬上光载波，单波长 25~50Gb/s）、Ge-on-Si 探测器（锗吸收延伸到 1.6μm）、WDM 波分复用——一根波导同时跑几十路波长，带宽密度是铜绞不出的数量级。光的物理优势直指本章痛点：无 RC——不走扩散方程、无充放电功耗、无电迁移、串扰极低。代价同样清楚：光源（硅不能发光，需 III-V 异质集成或片外激光）、光电转换的能耗与延迟、器件 μm 级尺寸（晶体管是 nm 级）、微环对温度敏感（谐振波长漂移需热调谐）。判据就是台上那句「光长铜短」：带宽×距离乘积大时光赢——交叉点在 cm~dm 量级随工艺与带宽移动；今天的主战场是数据中心互连与 CPO 共封装光学，片上长全局互连是下一站。（Soref）

把本章两条主线（RC 延迟、EM 可靠性）合到同一根铜线上看，才见系统工程的全貌。ch18 讲过铜大马士革怎么造；这里讲造出来以后「缩下去」会发生什么：①尺寸效应——线宽压到电子平均自由程（~39nm）以下，表面+晶界散射让有效 ρ 从体值 1.68μΩ·cm 涨到 3~5 倍（K21-02 的税单）；②阻挡层占比——TaN/Co 衬垫几 nm 厚不随线宽缩小，导电截面被按比例吃掉；③EM——截面缩→电流密度 J 涨→Black 方程寿命按 J⁻ⁿ 跌。三股力耦合成一个正反馈环：J↑→EM↑→局部 R↑→IR drop↑→延迟↑→要求更宽的线→面积涨——台上「铜道病历」与「全城账本」的合订本。结论即分层应对：局部线短，可容忍高 R；全局线用厚宽上层金属压 R；关键路径上延迟/可靠性/功耗做联合优化，而不是各自为政地修最差的那一项。铜不是终点材料，但在可见的节点窗内，它是被工程能力续命的最优解。（Rabaey Ch4；Plummer Ch11；工艺实现见 ch18）

分层设计是反 scaling 的系统对冲：不同用途的导线受害方式不同，就给它们不同的几何。三层各配各的账：M1-M3 局部信号——细而密（间距几十 nm），但线长只有 μm 级、随模块缩小而缩短，RC 小到集总模型适用；M4-M7 模块级/半全局——中等几何，几十到几百 μm，必须插 repeater（K21-16）；M8-M10 全局/电源/时钟——厚而宽（截面 μm 级），R_s 比 M1 低两个数量级以上（M1 有效 ~1Ω/sq 对 M10 约 0.01Ω/sq），专跑 mm 级长线、时钟树干和电源网格，再配低 κ/空气隙压 C。数值锚点：1mm 导线在 M1 裸走 3.8ns（S9 第一问），在 M10 加驱动与中继只要 ~250ps（S0 铜道）——同一长度差 15 倍，全靠「层」的几何自由度。这不是奢侈而是必须：顶层金属故意不按晶体管比例缩小（间距停在 μm 级），就是保留「粗管道」对抗导线变差。观城台上十层立交的每一层宽度/厚度/介质，都是按这张分工表设计的。（Rabaey Ch4）