片上传脉

系统之城中央，一条十车道宽的铜色大道——Global Interconnect M10（顶层金属），宽 2μm、厚 2μm，横贯全城。大道两侧是窄小的街道——M1 地方线（~20nm 宽）。所有街道都充满"电子车流"，电流在铜道里奔流。但林舟仔细看——铜道表面有细小空洞，道旁的"居民"（晶体管）有的灯火明亮，有的昏暗。

月白主色裹着铜光——大道泛铜红，小街泛铜暗。城中可见一些"路段"在闪烁——那是信号在传播，并非瞬间到达，而是以"波"的形式从一端慢慢爬到另一端，速度比光速慢 100~1000 倍。大道上时有"撞车"——两路电子串扰、信号线抖动；有"塞车"——IR 压降使远端供电不足；有"路面塌陷"——电迁移产生的空洞阻断道路。

线夫人

「来者可是林舟？钱玥教你权衡，延迟之灵教你算门延迟——可你们算的那些，都是"门的快慢"。在我的城里，门只是房子，街道才是命脉。街道堵了，房子再快也没用。」

线夫人

「但我要告诉你——铜是最好的导线，电阻率 ρ=1.7μΩ·cm，比铝低 37%，电迁移可靠性高 100 倍。只要铜道铺得够宽够厚，信号就是瞬间到达。」

钱玥

「她又说"最好的导线"了。铜是最好的——但最好≠理想。ch20 你学的 t_p=0.69RC 是门延迟；今天你要学——真正决定系统频率的是互连。」

林舟踏上 M10 铜道——他在 ch18 走过铜大马士革工艺，以为铜就是最好的导线。可踩上铜道时，脚下 R 和 C 的存在感直透鞋底。钱玥指向铜道——一个信号从城东发出，林舟盯着看：信号不是瞬间到达城西，而是像涟漪一样慢慢扩散，花了 ~200ps 才走完这 1mm 的大道。而旁边一个反相器门延迟才 5ps。

铜脉第一层（M1 局部互连层）。这里街道最窄（~20nm 宽、40nm 厚、minimum pitch~40nm），只能"单车道"（单根线）。M1 是最底层金属，紧邻晶体管，线长~几十μm。旁边有 R、C、L 三把测量仪。

铜色略暗（细线阻大），线之间电场线以紫色画出，像街道间的蜘蛛网。

钱玥

「ch18 你学了铜大马士革工艺——那是"怎么造铜导线"。本章你要学"铜导线造好以后，信号在里面怎么跑"。把 R、C、L 三个参数都量出来，拼出导线的完整"面孔"。」

林舟用互连尺量一段 M1 铜线——宽 W=20nm，厚 T=40nm，长 L=10μm。钱玥推导：方块电阻 R_s=ρ/T（ρ=1.7μΩ·cm，T=40nm 时理论 R_s=0.425Ω/sq；但实际有 TaN/Ta 阻挡层+尺寸效应，有效 ρ 升到~4μΩ·cm，R_s≈1Ω/sq）。线电阻 R=R_s×(L/W)=1×(10μm/0.02μm)=500Ω。

一根导线有两个电容：C_gnd（对地电容）≈ε·W·L/h（平行板）+边缘电容；C_c（耦合电容）到相邻同层导线≈ε·T·L/s。低 k 介质（κ=2.5~3.0）+窄间距——M1 层 C_c/(C_gnd+C_c)≈60~80%，耦合电容占主导。

第三把仪器是电感 L——高频下（GHz 级）电流在导线周围产生磁场，L≈μ₀·L·ln(h/W)/2π。RC 模型只对短线成立；到了 GHz，L·di/dt 压降和 RLC 传输线效应（Z₀=√(L'/C')）不可忽略——信号出现振铃、过冲。但片上互连 L 通常被 R 的阻尼掩盖（R>>ωL），只在全局时钟/高速 I/O 才显著。

钱玥

「ch20 我们用的就是集总 RC 模型——假设整根导线是一个 R 串联一个 C，t_p=0.69RC。这对短线成立。但林舟你试加宽 W——R 降 1/W，但 C_gnd 升 W 倍——RC 乘积近似不变（∝ρεL²，和 W 无关）。换银？纳米尺度下尺寸效应让所有金属电阻率趋近，只提升~20%。这是 ch21 核心悖论。」

M3 中层互连层。一段 1mm 长、100nm 宽的 M3 导线横贯殿中。导线上每隔一小段有一个小鼓包——那是寄生 RC 的集总单元。旁边有示波器，显示信号从一端进入后不是方波，而是缓坡（diffusion）。

导线的"扩散坡"以渐变色（红→橙→黄→蓝）显示——方波被弥散成山坡。

钱玥

「ch20 我们用集总 RC——假设导线是一个 R 一个 C，t_p=0.69RC。这对短线成立。但对于长线（L>几μm@先进节点），导线是分布 RC 传输线——每 Δx 段有一个 R'Δx 和 C'Δx。基尔霍夫方程得到 ∂V/∂t=(1/(R'C'))·∂²V/∂x²——这是扩散方程（不是波动方程）！信号像热扩散一样慢慢爬，没有波速，延迟和长度平方成正比。」

钱玥继续推导 Elmore 延迟模型（1948）：t_pd(节点i)=Σ_k R_{k→source}×C_k。对于单根均匀长线 L：t_pd=0.5·R'C'·L²（0.38~0.5 系数，常取 0.5RC）。1mm M3 线，R'≈1kΩ/mm，C'≈0.2pF/mm：t_pd=0.5×1k×0.2p×1²=100ps；线长 2mm→t_pd=400ps——长度翻倍，延迟翻 4 倍！

林舟看到 M3 线上每隔 150μm 果然插着一个反相器——整段 1mm 线插了 6 个 repeater。钱玥推导 Bakoglu（1985）经典结论：把线分成 N 段，最优 N*=√(0.4R'C'/(0.7R₀C₀))·L（约 L 每 100~200μm 插一级）；优化后 D_opt≈2.5√(R₀C₀R'C')·L ∝ L（线性！）——把 L² 压回 L 线性！信号不再是缓坡扩散，而是"逐段重整"——每段都被反相器恢复成陡沿方波。

线夫人

「你打断了我的铜道……那信号完整性呢？你以为只有延迟？」

M5 中高层。几根平行铜线紧邻排列，间距 s=50nm。其中一根（Aggressor 侵略者）快速跳变，旁边的线（Victim 受害者）本来应该保持静态，但它的波形上出现了毛刺——那是串扰。旁边示波器显示 crosstalk 毛刺高达 VDD 的 30%。

紫色电场耦合线在相邻导线间闪烁，信号毛刺以红色干扰波纹显示。

钱玥

「串扰（crosstalk）——相邻导线通过 C_c 电容耦合（和高频下 L 电感耦合），侵略者跳变时在受害者上注入电流 I=C_c·dV/dt。毛刺（glitch）：受害者静态时侵略者跳变→电压毛刺，可能被锁存器误采样。延迟扰动：受害者与侵略者反方向跳变时，C_c 等效容值倍增（Miller 效应 C_c→2C_c），延迟增加 30-50%——信号延迟不是定值，是邻线数据的函数。」

降 C_c 的方案：①增大间距——面积涨 2 倍不现实；②屏蔽（shielding）——关键线两侧加 VDD/VSS 地线屏蔽，但占面积；③减小 C_c——用更低 k 介质（SiO₂ 3.9→FSG 3.7→SiCOH 2.5→多孔 ULK 2.2）；终极是空气隙（air gap，κ=1.0）——IBM 2007 年用牺牲层工艺在相邻铜线之间留空气/真空空隙，C_c 降 30%；④布线优化——相邻层正交（M1 横、M2 竖、M3 横...）减少平行长线。

线夫人

「空气隙？那是在我铜道之间挖洞——机械强度差、CMP 磨穿、可靠性差。」

钱玥

「是有代价——这又是权衡。只有组合方案（shielding+低 k+正交布线）才显示绿色 ✓。」

M7/M8 电源分配层——这两层不是信号层，是 VDD 和 VSS 铜网格（power grid），巨大的铜片从芯片四周的 I/O/C4 bump 延伸到每个晶体管。但林舟看到——网格远端（离 bump 最远的芯片中心）VDD 从 0.8V 降到 0.6V，灯火暗淡；而大电流开关瞬间（CPU 一个核从 idle 跳到 active），VDD 瞬间跌到 0.5V（di/dt 噪声）。还有——某些铜道上有黑色的小洞，旁边有堆积物，像道路塌方。

电力网格是亮红铜色，但远端发暗（IR drop）；瞬间 di/dt 压降处电压波形下陷（橙色）；电迁移空洞是黑色。

钱玥

「IR Drop——VDD/VSS 从 I/O bump 到晶体管经历金属网格，每段铜有电阻 R，电流 I 流过产生 IR 压降：V_dd,local=VDD−I·R。静态 IR Drop：平均电流造成的稳态压降，典型~3-5% VDD。动态 IR Drop（di/dt）：电路快速切换时电流瞬变，ΔI 在封装/片上电感 L 上产生 L·di/dt 压降——几 GHz 切换下可达 5-10% VDD。IR drop 过大：延时增大、建立时间违例、跑不到目标频率、极端下功能错误。解法：加 decap、电源网格加宽加厚、多加 bump/TSV 背面供电（BSPDN）。」

她指向那些黑色小洞：电迁移（Electromigration, EM）——金属中高密度电流（J>10⁶A/cm²）的电子风（electron wind）轰击金属原子，把原子从阴极推到阳极，形成两种缺陷：空洞（void）——阴极处铜原子被推走，形成断路；小丘（hillock）——阳极处铜原子堆积，形成短路。EM 是不可逆的累积损伤——一旦空洞形成，电阻增加→电流密度进一步增加→正反馈→失效。

James Black

「1969 年我提出 Black 方程：MTTF=A·J^{-n}·exp(E_a/kT)——A 材料/几何常数，J 电流密度（n≈1~2，铜典型 n=1~1.5），E_a 激活能（Cu 晶界扩散~0.9eV），T 绝对温度。温度升 15°C，寿命减半——"10 度法则"从 Arrhenius 来。Cu 电迁移比 Al 好~100 倍，但先进节点 J=5MA/cm²+温度升+尺寸效应，EM 再次变严重。」

线夫人

「我的铜道不是永恒的——会被电子风刮塌。但加宽、加 capping 层、退火优化晶粒、bamboo 结构、散热设计——把寿命推到>10 年。」

M9 时钟树层。一棵巨大的 H-tree 从芯片中央 PLL（锁相环）向四周展开，像时钟的血脉，最终到达每个触发器（flip-flop）的 CLK 端。但林舟看到——远处的触发器时钟到得比近处晚（skew），时钟边沿还在抖动（jitter）。

时钟树是金黄色（时钟信号特殊标识），skew 用时钟边沿到达时间的梯度色显示（早到黄、迟到红）；jitter 是边沿左右抖动的模糊影。

钱玥

「时钟是芯片的心跳——所有触发器在 CLK 上升沿采样。如果 CLKA 到 A 比 CLKB 到 B 晚了 Δt（clock skew），数据从 A 到 B 必须在一个周期减 skew 的时间内到达——skew 过大导致 hold/setup 违例。H-tree 对称树理论 skew=0，实际 O/C 偏差~10-30ps。但更大的问题是：这棵树吃掉了多少功耗？」

钱玥推导：互连功耗 P=α·C·V²·f（α=翻转率，C=导线电容，V=电压摆幅，f=频率）。时钟翻转率 α=1（每周期必翻转 1 次），且驱动负载最大（连到每个触发器）。时钟功耗占芯片总功耗 30~40%。全局互连+时钟+repeater 合计占 40-60%。

钱玥

「Clock Gating——不用的模块关时钟，ch22 详讲。低翻转编码、异步设计、3D 集成都在解决互连功耗。降频降功耗？降频牺牲性能，不通——需要的是架构级优化。」

顶层 M10+NoC 虚拟层。整座系统之城不再是平面铜道，而是一个三维路由网络：每一个 CPU/GPU 核、Cache、内存控制器、I/O 都是一个节点（node），节点之间是链路（link）和路由器（router），数据包（packet）像车辆一样在网络里路由，从源节点到目的节点经过多跳（hop）。

NoC 是发光的网络拓扑（mesh/torus/ring），节点是蓝色路由器，链路是铜色通道，数据包是流动的光球。

钱玥

「早期 SoC 用共享总线——所有模块挂一组线上，一次只有一对主从通信，仲裁器控制。但多核 CPU（8/16/32/64 核）+GPU+各种 IP——总线带宽不够、仲裁复杂、延迟不可预测、扩展性差。2000 年左右 William Dally 等学者提出 NoC（Network-on-Chip）——把计算机网络思想搬到片上：拓扑（Mesh/Torus/Ring）、路由（XY/自适应）、流控（Wormhole/VCT）、路由器（5 级流水，~2-4 cycle/hop）。」

William Dally

「片上网络不是缩小版计算机网络——延迟是 cycles 不是 ms、功耗是每 bit 不是每 km、面积是 mm² 不是 m²——但路由/流控/仲裁的基本原理适用。」

线夫人："那为什么还要铜——用光互连！光子不用考虑 RC、不发热、带宽大——"钱玥领林舟到顶层一个特殊角落——那有硅光器件（波导、调制器、探测器、WDM）发着红外光（1.55μm 波段）。硅光互连优势：光速传播（不是扩散）、带宽大（WDM 一根波导传几十波长）、低串扰、无 EM；挑战：光源/调制器/探测器/CMOS 兼容。适用：数据中心机架间、CPO 共封装光学、未来片上长全局互连；不适用：局部互连（光电器件 ~μm 级比晶体管大太多、短程光电转换得不偿失）。

钱玥

「光不会替代铜——光做长距，铜做短距，各司其职。这又是架构层面的权衡。」

M10 顶层观城台。可以看到整座系统之城的全部金属层——从底部 M1 到顶部 M15，像立体立交桥。铜道、NoC、光互连、电源网格、时钟树全部收入眼底。线夫人站在观城台中央，她的铜丝长裙在月白风中飘动。

月白+铜+光互连红外交织。整座城在电流和光流中运转。

Carver Mead

「1980 年我写过——"As devices scale down, wires do not get better; they get worse."（器件越缩越好，导线越缩越差）——那是我看到的最反直觉的事实。导线不像晶体管——晶体管微缩让速度↑功耗↓，导线微缩让 R↑C≈常数甚至↑——导线是反摩尔定律的。」

钱玥

「俯瞰全城——铜互连的 RC 延迟与电迁移可靠性是耦合的：J↑→EM↑→R↑→IR drop↑→延迟↑→需更宽线→但更宽线占面积→又回到 trade-off。这是热/电/机械应力多物理场耦合的系统可靠性问题。RC 延迟+可靠性+功耗+面积——四者不可同时最优，必须分层协同。」

钱玥指向城中各层：分层设计——下层 M1-M3 细而密做局部信号（短线 RC 小，集总模型适用），中层 M4-M7 中等做模块信号（repeater 插入），上层 M8-M15 厚而宽做电源/时钟/全局信号（长线但厚宽降 R，低 k/airgap 降 C）。每层厚度/宽度/间距按作用设计——这是用分层设计对抗导线反 scaling的系统工程。

线夫人

「我一直以为铜是最好的导线——最好的就应该"越好"。没想到……尺寸小了，我反而变差了。电子在我身体里不再是流水，是弹球；信号在我这里不再是飞行，是爬行；我自己还会被电子风吹出洞……小娃娃——你答我三问。答完，我也就认了这个"反摩尔定律"的命。」

观城台。线夫人长发化为铜丝延伸，形成三根铜柱——三问即将到来。林舟回顾前面六层：R/C/L、分布 RC 与 Elmore、repeater、串扰、IR drop+EM、时钟+NoC/光。

钱玥

「三问在前，你必须把六层知识串成一条逻辑链——只有理解"所有互连解法本质都是对抗导线变差"才有资格面对三问。」

三根铜柱缓缓从线夫人发梢延伸成形，铜柱上有待解铭文。月白萤尘汇聚成链。

观城台。线夫人铜丝长发静止，等待答案。三根铜柱上各浮一道铭文。月白风止，全城屏息。

线夫人

「凡人。你走过了 M1 到 M10，量过 R/C/L 三副面孔，看过扩散坡，插过 repeater，听过 Black 方程，玩过 NoC 和硅光——你以为你懂了互连？」

线夫人

「三问。答对，元婴二层印归你，我认了这反摩尔定律的命；答错，你的铜道会被电子风刮塌，刻痕收网。」

观城台上。林舟结印，本命石 20 痕齐亮，第 21 痕显化。月白之光在城中网络上流转。

林舟回顾全章所学——从 R/C/L 三副面孔到分布 RC 扩散方程，从 repeater/串扰/EM 到 NoC/光互连，从分层设计到系统视角。18 枚碎片在脑中连成网络。

本命石新痕——第 21 痕：络纹。一张微型网络，节点和铜线交错，铜线有一个细微的 EM 空洞（不完美标记）。网络拓扑是 Mesh，铜线有 R 有 C（非理想），节点处有微小路由器，底部有一小段光波导（未来方向），网络中央一个字：脉。

钱玥

「第 21 痕——络纹。络者，网络也。亿管不成芯，连起来才是芯；互连非理想导体，是带阻抗的网络；网络不是麻烦，是系统的命脉。你现在能把信号从一个晶体管传到另一个——但传什么？为什么传？谁和谁传？」

钱玥

「CPU 要读内存、GPU 要数据、NPU 要权重、I/O 要和外界说话、Cache 要保持一致——系统之城的"城市规划"就是 SoC 架构。ch22·万器归芯，你会从"街道"走到"城市规划局"。」

络纹奥义浮现——"亿管不成芯，连起来才是芯；互连非理想导体，是带阻抗的网络；网络不是麻烦，是系统的命脉。"林舟望向 SoC 殿——那里有 CPU 核的秩序、GPU 阵列的并行、Cache 的金字塔、NPU 的脉动阵列……系统的大门已经打开。月白更亮了一分。