算器天工

青光扑面。你踏入算器殿，第一反应是——吵。不是人吵，是齿轮吵。万千齿轮、镜台、光脑、卷轴在一座巨型穹顶工坊里同时运转。

工坊分七层：最上层卷轴自行展开（Verilog代码），一道光从卷轴扫过翻译成门电路（综合齿轮区）；第二层门电路被机械臂摆到巨型版图桌面（布局区）；第三层一棵棵时钟树从版图自动生长（CTS区）；第四层亿万银线穿梭模块之间（布线区）；第五层一口巨钟前光尺量路径延迟（STA判院）；第六层三面镜子对照版图（DRC/LVS/ERC验证台）；最底层一颗金印（Sign-off）在等——过了所有检查，金印盖下，GDSII出。

穹顶悬浮算法光符：SAT（布尔可满足）、A*（寻路）、Force-Directed（力导向布局）、LP（线性规划）、Maze Route（迷宫布线）、Simulated Annealing（模拟退火）、MCMM（多corner多mode）、STA（静态时序）……每一个驱动一层齿轮。

钱玥

「100亿晶体管。一个人一个月画1000个管子，画完要——100万年。从人类第一颗卫星上天画到今天，画不完一颗Apple M4。那谁画？工具——EDA（Electronic Design Automation，电子设计自动化）。从Verilog代码到GDSII版图文件，全流程自动化。全球EDA市场~$150亿/年，支撑$6000亿芯片产业、$30万亿数字经济。Synopsys、Cadence、Siemens EDA三家占80%份额，中国自主率<10%——芯片被卡脖子，根子上是EDA卡脖子。」

算子真君

「在下算子真君。小友从万器之城来——架构真人那个老顽固你都过了，可他定契约，我来执行。RTL进、GDS出，全流程自动化。给我足够的约束（SDC）、足够的工艺库（.lib）、足够的时间，我给你最优解——工程师只写代码，剩下的全是我算。」

钱玥

「你上次也这么说——综合跑了三天三夜给了个面积大30%的网表、布局器把芯片中心布成一团、CTS后hold违例3000条、布线绕了20轮没绕通、STA在SS corner违例0.5ns、DRC剩3000条、LVS发现三个shorted net——最后还是工程师手动加floorplan约束、给macro摆位、打placement blockage、插CTS guide buffer、修setup/hold、做manual routing DRC fix，才签出去。」

算子真君齿轮眼转了转：「那是约束没写好！给我完美约束——」「完美约束不存在。」钱玥打断，「这就是今天林舟要学的。林舟，你从最上层卷轴开始——Verilog进，一路推到金印GDS出。他说全自动，你按他说的做，看结果。」

最上层是卷轴台。台上几十卷Verilog卷轴自行展开——你看见一种特殊文字：

always @(posedge clk or negedge rst_n) begin if (!rst_n) q<=1'b0; else q<=d; end

钱玥

「这是HDL（硬件描述语言）——Verilog、VHDL、SystemVerilog三大家。它不是软件语言。C/Python一行行顺序执行，HDL所有always块并行执行——因为硬件就是并行的。HDL写在RTL级（Register Transfer Level）——描述寄存器之间数据怎么传、做什么运算。时钟沿一拍一拍，数据从一个寄存器出发，经过组合逻辑云（LUT/加法器/MUX），到达下一个寄存器。」

「写完RTL怎么知道对不对？」你问。「仿真。」钱玥指向卷轴旁的仿真台——testbench给DUT灌激励，检查输出是否符合预期。

算子真君

「简单——testbench覆盖100%路径，所有路径都测过，就没bug了！」

钱玥

「你试试。一个32位32级流水线CPU——每个寄存器1100bit的每一种0/1组合都要覆盖一次：2^1100 ≈ 10^331 个状态。宇宙原子总数≈10^80，这个状态空间比宇宙原子数还多250个数量级。1GHz每秒测10^9个状态，测完要10^322秒——宇宙年龄的10^305倍。」

仿真台「叮」一声响——测了100万条test case，覆盖了95%代码行、80%分支、功能覆盖点全过——然后你随机再跑100万条constrained random激励，第837万4千2百91条——死机了。倒回去看：是一个5级深的指令冒险组合，FENCE+中断+LSU hazard+speculative load+cache invalidation五个事件同一cycle出现，testbench从来没想过测这个组合，但真实软件会触发。

钱玥

「这就是第一失败。仿真只能找错，不能证明没错（Dijkstra名言）。状态空间2^N爆炸，100%功能覆盖率都是骗人的——覆盖的是你'想得到'的场景，想不到的场景才是bug藏身处。四招：① CRV约束随机验证 ② UVM方法学 ③ Formal形式验证（小模块可用） ④ FPGA原型验证。但哪怕四招齐上，现代SoC流片前仍会有几十个errata——软件补丁修。芯片不是一次做对的，是边错边修到能交付。」

第二层是综合齿轮阵——几百个金铜色齿轮咬合，Verilog卷轴从上方送进去，经过三个齿轮组：

① 编译齿轮（Compile/Elaboration）：RTL解析成布尔表达式网络（AND/OR/NOT）+层次展开+宽度推断+死代码消除，输出technology-independent的AIG（And-Inverter Graph）。

② 工艺映射齿轮（Technology Mapping）：AIG映射到标准单元库（Standard Cell Library）——foundry提供的一篮子"预制门"：INV/AND/NAND/NOR/XOR/MUX/ADD/FF…几百种门，每种门多种尺寸（X1/X2/X4/X8驱动强度），每种门都有.lib文件描述时序/功耗/面积。

③ 优化齿轮（Optimization）：逻辑重构+常数传播+时序/功耗/面积驱动优化+关键路径upsize+非关键路径downsize。综合齿轮轰鸣三分钟，吐出一卷门级网表。

算子真君

「看！网表出来了！综合器找到最优解了！」「最优？」钱玥挑眉，「你怎么知道是最优？」「我……我遍历了所有可能映射——」「你遍历不了。」

钱玥

「逻辑综合等价于SAT（布尔可满足性问题）——SAT是第一个被证明NP-complete的问题（Cook-Levin定理，1971）。给你一个解你可以多项式时间验证，但找最优解没有已知的多项式时间算法——几百万门的网表搜索空间是2^1000000，宇宙都算不完。商业综合器（Design Compiler/Genus/Fusion Compiler）用几十年积累的规则+机器学习辅助+multi-start——不是最优，是足够好（good enough）。」

她让你把综合目标设成"最小面积"——面积1.2mm²但关键路径延迟2.5ns（跑不到400MHz）。改成"最小时序"——延迟0.8ns但面积2.1mm²（大75%）。改成"min{面积·延迟²}"——延迟1.0ns、面积1.4mm²。再跑一次——延迟0.98ns、面积1.42mm²。每次seed不同，结果不同，因为启发式有随机性。你写太松约束——面积小但跑不到频率；写太紧——upsize所有门、加buffer，面积3mm²还是违例，工具"giving up"。

钱玥

「第二失败——综合自动最优原来是个神话。EDA工具是放大器——你给好约束，它给你好解；你给错约束，它把错放大100倍。这就像在森林里找最高的树：启发式帮你爬得高点，但你永远看不完整个森林。」

第三层是布局殿——一张巨大的白玉方桌（die area，约100mm²~800mm²）。网表中几百万个标准cell（每颗约0.5μm×0.3μm等高小矩形）要摆到桌上，还有几十到几百个大块头——宏单元（macro）：CPU/GPU/NPU/SRAM/Cache/PLL/PHY，每块几百μm到几mm见方，必须先摆好（floorplan阶段）。

布局器要满足5大约束：① 不重叠 ② 线长最短（HPWL半周长之和最小）③ 时序关键（WNS尽量大）④ 拥塞可布（gcell demand≤capacity×0.8）⑤ 密度均匀。布局也是NP难（二次分配，等价于图划分）——解析布局器把HPWL做成光滑函数、密度用电场模型建模，做梯度下降找最优位置，再合法化对齐site row。

你启动布局器——所有cell一开始堆在芯片中心，梯度下降展开，像分子扩散一样铺满芯片。30秒后初步布局：HPWL=42m，WNS=-0.23ns（setup违例0.23ns），Congestion max=1.2（20%溢出）。

钱玥

「看中央SRAM macro旁边——你让工具自动摆，它把两个NPU摆到芯片对角，他们之间要走15mm的关键路径，延迟直接吃setup。东侧IO ring附近display PHY离MIPI DSI PHY太远，长距离模拟信号走数字区，SI/PI噪声耦合严重。macro摆位很多时候不是工具摆，是人摆——架构师/后端工程师做floorplan：SRAM/Cache靠近CPU核、PHY贴近IO ring、模拟IP隔guard ring、power stripe规划好、预留布线通道。工具只摆std cell。」

你手动把NPU macro往SRAM旁挪、把PHY贴近IO环、加placement blockage、设5% density padding、timing weight调高关键实例权重——重新布局。这一次：HPWL=35m、WNS=-0.08ns、Congestion max=0.85（可布）。

钱玥

「看见没？布局不是一键——floorplan是架构师/后端Lead的核心手艺，这东西没有公式，靠经验、反复迭代、熟悉设计。AI可以推荐，但拍板是人。有些公司tapeout一次成功、有些tapeout十次还在修，差距就在floorplan和约束。」

第四层是一片时钟树林——每棵树的根是PLL/MMCM（f=2GHz，T=500ps），树梢要把时钟送到几百万个FF的CLK端。时钟不是直接一条线连所有FF——RC延迟让远端FF收到时钟晚几百ps，skew（时钟偏差）= 最远FF时钟延迟 - 最近FF时钟延迟。skew大到超过T_setup或T_hold就setup/hold违例。

CTS引擎在布局后的die上自动插入clock buffer/inverter，把时钟"分形"成树，让所有叶节点FF的插入延迟尽量相等。经典结构——H-tree：从中心出发，每级左右分叉成"H"形，对称结构让对称路径RC相等，理论skew=0；实际有OCR（On-Chip Variation），skew控制在20-50ps。Clock Mesh：顶层时钟铺成网格+短线驱动叶节点，skew极小但功耗极大（30-40%芯片功耗），用在高性能CPU。

钱玥

「启动CTS——一棵绿色时钟树从PLL生长，分叉再分叉，插了12000个clock buffer/inverter，Latency=180ps、Global Skew=45ps。时钟功耗报表：总功耗18W，时钟功耗6.8W（38%）。38%——时钟是芯片功耗大户。每个cycle翻转两次（0→1→0），α=2（比普通data α=0.1大20倍）。时钟门控（Clock Gating）砍掉不活动子树时钟，省30-50%；ICG cell由综合器自动插入，CTS会识别。」

你还发现一个高级技巧——Useful Skew：不是一味追求skew=0，而是"主动借时间"。比如关键路径A→B有0.15ns setup违例（B的CLK比A早），CTS把B的CLK故意延迟0.15ns（多插buffer），B晚半拍采数据——setup就过了；代价是B→C路径hold余量减小，要在下游补回来。CTS+PT/ICC2/Tempus的CCD（Concurrent Clock Data）优化会自动做useful skew。

钱玥

「CTS平衡skew不是追求零，是追求timing closure——包括主动借时间。时钟是功耗大户，clock gating省电不是可选项。1980年代手工布线的CPU频率低——没有CTS工具，时钟skew全靠工程师经验，频率上限被skew锁死。」

第五层是布线迷宫——金属层M1到M15（15层金属）如千层饼叠在桌面上，每层有规定走线方向（M1横/M2竖/M3横…），每层有track grid、via stack。几千万条net要连通。布线分两步：

① 全局布线（Global Route）：芯片划分成成百上千个gcell（~10μm×10μm），每条net规划"经过哪些gcell"，不做具体track分配——像快递规划路线走哪些城市。算法用Pattern Route+Maze Route（Lee算法/A*）+Monotonic Route。

② 详细布线（Detail Route）：在每个gcell内具体到track和via分配——像快递走到城市后具体走哪条街。商业工具用并行A*+协商（rip-up & reroute）：先按优先级布关键net，非关键net绕路；有冲突就rip掉重布，反复迭代。

钱玥

「布线要满足的约束比布局还多——DRC设计规则（金属最小宽度/间距/面积/via enclosure，几千条）；时序驱动（关键路径net要短、用上层金属、加宽）；串扰Crosstalk（两条并行线不能长距离邻接，要shield或spacing或换metal layer）；EM电迁移（大电流net加宽，电流密度<J_max否则金属原子被电子撞走形成空洞）；IR Drop；天线规则——刻蚀金属层时长浮空金属线像天线收集等离子电荷，电压击穿下方薄栅氧，要跳层布线或加antenna diode。」

你启动布线器——银线在15层金属中穿梭，像千万条电流蛇在迷宫中钻。初版85% net布通，剩下15%在gcell(247,183)区域congestion demand/capacity=1.5（死区）。布线器rip-up & reroute迭代——第一次10%未布、第二次5%、第三次2%、第五次0.5%……到第12次迭代还剩23条net布不通。

钱玥

「Routing DRC收敛——剩下的'硬骨头'不是工具笨，是floorplan布局真的挤了。要在S3布局阶段加blockage散开密度，或者手插guide buffer/spacing，或者允许ECO放宽非关键时序，或者加一层厚金属。没有工具能在坏floorplan上'奇迹布通'。我见过一颗芯片回来测试IO总是随机击穿栅氧——M1长线连栅氧PAD没加antenna diode，刻蚀等离子放电击穿——yield从90%掉到60%，损失$2000万。这种错，仿真根本发现不了，只有DRC知道。」

第五层是时序判院——一口青铜巨钟悬在院心，巨钟前摆满光尺。院里挂两盏灯：一盏"Setup"（建立时间），一盏"Hold"（保持时间）。STA（Static Timing Analysis）工具不仿真——它静态遍历所有路径（startpoint FF的CLK→launch→组合逻辑→endpoint FF的D→capture CLK），算出每条路径延迟，检查setup和hold约束。

Setup（建立时间）——数据必须在时钟沿之前稳定：T_data ≤ T_cycle - T_setup - T_skew。WNS（Worst Negative Slack）= min(T_cycle - T_setup - T_skew - T_data)，WNS<0即setup违例。

Hold（保持时间）——数据在时钟沿之后必须保持稳定：T_data（最短路径）≥ T_hold + T_skew。hold违例=最短路径太快，没等hold窗口过就到了。修复：加buffer/换慢管增加短路径延迟。

你启动STA——报告在TT_1.0V_25°C（典型corner）：WNS=+0.08ns（setup过），WHS=+0.04ns（hold过）。「这不是过了吗？」钱玥摇头：「STA不只一个corner。」她打开MCMM（Multi-Corner Multi-Mode）——Process corner（SS/FF/TT/FS/SF）×Voltage（0.9/1.0/1.1V）×Temperature（-40/25/125°C）×Mode（Function/Test/Sleep）×RC corner（Cbest/Cworst/RCbest/RCworst）——组合起来≈324个view！

你打开SS_0.9V_125°C（最坏setup corner）——WNS=-0.15ns（setup违例）！打开FF_1.1V_-40°C（最坏hold corner）——WHS=-0.08ns（hold违例）！「修！」你把关键路径12个cell全upsize到X8、加4级buffer——SS corner WNS=+0.02ns，setup过了。但再看FF corner的hold——WHS=-0.25ns！比原来更差了。

钱玥

「第三失败。setup和hold方向相反——setup要数据快，hold要数据不太快。你upsize/插buffer减关键路径延迟帮setup，同时让短路径更快伤hold；你加delay buffer帮hold，关键路径也变慢伤setup。MCMM让这矛盾放大N倍——324个view同时满足，不能顾头不顾尾。两害相权：hold违例一定是silicon failure（回片必坏），setup违例顶多降频——所以hold优先级更高，但修hold用最短延迟增量（短delay buffer），不能害setup。」

你精准修：关键路径upsize 6个cell（不全换）+useful skew借0.05ns给FF742+hold短路径末端各加1个极小delay buffer（~20ps）——重新跑STA，所有324个view：SS WNS=+0.005ns（险过）、FF WHS=+0.003ns（险过）、其他corner都过。「Timing Closure（时序收敛）——每一个view都要过，一个不过就不能signoff。」

第六层是三面照妖镜台——三面巨大的银镜悬浮在桌面上，分别对应三种物理验证：

第一镜·DRC（Design Rule Check，设计规则检查）：Foundry（台积电/三星/中芯）提供Design Rule手册——几千条规则：宽度（M1最小宽度≥12nm@N3）、间距、Enclosure、密度（金属30-70%/poly 10-50%，CMP化学机械抛光需要，太疏/太密都会dishing/erosion）、天线规则、End-of-Line spacing、Min area、Forbidden pitch……DRC工具（Calibre/IC Validator/PVS）把GDSII扫一遍逐条对照——违反就是DRC violation。

第二镜·LVS（Layout vs Schematic，版图原理图一致性）：DRC过了不代表电路对——可能VDD和VSS短路、一个net少了根线、一个gate没接到。LVS工具从GDSII里提取（extract）出所有晶体管/电阻/电容/连线，生成提取后的SPICE网表，和综合后的原理图网表比对拓扑等价。错的典型：shorted net（VDD-VSS短路，电死）、open net（net断开）、missing device、extra device、floating gate。

第三镜·ERC（Electrical Rule Check，电气规则检查）：比LVS更细的电气检查——well tap缺失（N-well/P-sub没接VDD/VSS导致latch-up）、floating N-well、gate接天线、VDD/VSS浮动NWELL/P+少contact密度。

钱玥

「你把布线后的GDS推到三镜前——第一镜DRC：437条violation（320条metal spacing挤线、80条min area、37条density局部太疏）；第二镜LVS：7处shorted net（信号net和VDD不小心短了）+12处open net+3处floating gate；第三镜ERC：15处missing well tap、3处floating N-well。437+7+12+3+15+3=477个问题。修！布线器回到S5做DRC fixing——spacing绕路、min area加宽、density加metal fill、shorted net拉开、open net补线、well tap补上。迭代5轮——DRC 0、LVS clean、ERC clean。」

钱玥

「DRC保证'能造'，LVS保证'电路对'，ERC保证'电气安'——三镜齐过才敢下生产线。foundry不接受DRC/LVS没clean的GDS。A bug in the foundry is $20M and 6 months. A bug in ERC is a dead chip.」

最底层是金印殿——殿中央悬着一颗大印"SIGN-OFF"，印下放着一个GDS卷轴。可大印迟迟不落下——因为收敛还没完成。「等等。」钱玥说，「你以为一轮就完？签核不是一条直线，是闭环——」

她画了一个迭代环：综合 → 布局 → CTS → 布线 → RC提取（StarRC/QRC，从版图提取真实R/C）→ STA（RC反标回真实延迟）→ 发现setup/hold违例 → 回到布局/CTS/布线做ECO（Engineering Change Order）→ 再综合局部 → 再DRC/LVS → RC再提取 → STA → 违例减少……

钱玥

「RC提取至关重要——综合/布局阶段用理想线载模型，CTS后是预估RC，布线后用Signoff级RC提取器从真实几何算R和C，精度±2%——反标回去跑STA才是真正的签核时序。ch12学的BSIM模型是SPICE/sign-off的精度基石——没有精确的晶体管模型，所有STA都是空中楼阁。」

算子真君信心满满启动自动迭代——齿轮疯狂旋转，闭环转起来：第1轮WNS=-0.15ns/DRC=300；第3轮WNS=-0.06ns/DRC=80；第5轮WNS=-0.02ns/DRC=12；第8轮WNS=+0.005ns/DRC=2（险过）——然后新RC提取显示useful skew路径有新crosstalk，WNS又变-0.03ns；第10轮修crosstalk——但FF corner hold又变-0.02ns；第15轮——power analysis发现某块动态压降0.12V超过IR drop budget 0.1V；第20轮修IR drop（加decoupling cap），又影响布线，DRC回到5条……

钱玥

「20轮迭代，齿轮转得冒烟——因为每动一个地方会影响其他地方——timing和congestion和power和SI和IR和DRC全耦合。这是一个多目标非凸优化问题，没有工具能在多项式时间收敛到全局最优。好的工程师给好的floorplan/约束/引导，工具5-8轮就能收敛；差的工程师floorplan烂、约束乱、ECO没方向，工具迭代50轮还在震荡，最后收敛到一个烂解。EDA是杠杆——你给方向，它放大；你方向错，它放大错。」

她让你手动介入：① NPU critical path的floorplan guide再优化（移动NPU SRAM近50μm）② useful skew精确到5条FF ③ 加decoupling cap时避开CTS clock buffer位置 ④ DRC最后5条手工route（ECO route）。第23轮——所有corner WNS≥+0ps、WHS≥+0ps、DRC=0、LVS=0、ERC=0、IR drop≤0.1V、EM≤J_max、SI crosstalk≤阈值、power≤预算。金印"当"地一声落下——"SIGN-OFF CLEAN"，Tape-out可以送foundry了。

钱玥

「临送出去前还要做DFM（Design for Manufacturing）——为了提升良率做的冗余：Redundant Via（关键net双via）、Metal Fill（density不足处填不加电的冗余金属保CMP均匀）、Wire Spreading/Widening、Litho Hotspot Fix、Yield Analysis。成熟产品良率>95%，DFM每加1%良率，$千万级利润。全球EDA三巨头Synopsys（~$60亿，DC/PT/Fusion Compiler/StarRC）、Cadence（~$40亿，Innovus/Tempus/Genus/PVS）、Siemens EDA原Mentor（~$15亿，Calibre/ModelSim），三家占全球80%+份额。国产华大九天/概伦/广立微/芯华章在点工具突破，全流程替代仍需10年级别努力。」

金印殿中央，算子真君从齿轮丛中重新站起——他的齿轮眼已不再疯狂转动，而是稳定、有节奏地律动，但他仍要考你三题。他手中齿轮阵凝成一块银色齿轮玉璧——

算子真君

「林舟小友，你从卷轴走到金印，亲眼见我二十轮震荡才收敛。你若答得出这三题，算器殿随你调度；答不出——你还不会用我。」

算子真君

「三问——回扣S6 setup签核、S3/S5布线拥塞、全章EDA本质。答对，算纹归你；答错，齿轮卡壳。」

算器殿穹顶青光中，十枚知识碎片飞来——围绕本命石旋转，汇入一道印记。

本命石上又添新痕：图案中央是一个精密齿轮组，主齿轮上刻SAT/STA/DRC/Route四个符文（四大算法）；齿轮带动一张银青色版图网格（std cell+macro）；网格边角有一棵翠绿时钟小树（CTS）+一颗金印（Sign-off）；齿轮间缠绕金纹（人的智慧），底部铭文"算器天工"。

钱玥

「第二十三痕——算纹。算法解子题，工程师解全局；工具是臂，智慧是脑。月白灵压再度凝实——元婴四层·算器天工，正式入境。」

算器殿后城门打开——门外不再是微观纳米世界，而是毫米级的立体工坊。你远远看见松香烟雾升腾、金线飞舞（焊线机）、bump阵列闪光（flip-chip）、硅通孔刻蚀腔幽光闪烁、3D堆叠机精密对位、BGA植球机把一颗颗锡球布在基板底面——那是封装殿。

钱玥

「你会设计系统、会用工具画出版图、会签核出GDS——但GDS送foundry造出的，还是一颗颗裸片（bare die）——薄硅片，700μm厚，几百亿晶体管在上，但没有引脚、没有保护、没有散热、手一碰就碎。封装做四件事：电（I/O fan-out）、热（散热）、机（机械保护）、信（信号完整性）。今天的先进封装（2.5D/3D/TSV/Chiplet/HBM/Hybrid Bonding/UCIe/CPO），已经是第二道制造，是摩尔定律续命的主战场。NVIDIA H100/B200卖3万美金，一半成本在CoWoS封装+HBM上。封装殿的守护者叫壳老——一个守了封装六十年的老匠人，口头禅是'封装就是个壳，有什么好学的'。你去把他的壳敲碎。」

熵魔

「算法算得尽版图，算不尽钱。工具再强，光刻机不是白给的——EUV $4亿一台，3nm晶圆$2万美金一片，一颗芯片NRE $5亿起。林舟，这层（封装）过了，下一层——钱、人、国运，才是真正的系统。」

算珠声"嗒"地一停，熵魔的声音散了。你压下波澜，踏入松香飞舞的封装工坊。本命石上算纹微微发烫——新痕的温度。